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[资料] 小梅哥和你一起深入学习FPGA之FPGA设计流程(下)
2014-11-10 12:40:31  3607 仿真
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本帖最后由 小梅哥 于 2014-11-10 12:43 编辑

上接“小梅哥和你一起深入学习FPGA之FPGA设计流程(下)”

这里我们选中Verilog HDL File,点击OK,即可新建一个空白的Verilog 源文件。然后在该空白文件中输入以下内容:

  1. <p>module LED(Key,Led);

  2.     input [3:0]Key;
  3.        
  4.     output [3:0]Led;
  5.        
  6.     assign Led = Key;

  7. endmodule
复制代码

点击保存,将文件名命名为led.v


于是,我们的设计输入便也完成了,完成之后,点击开始分析和综合按钮,来对我们的设计输入进行分析综合,如果在分析综合过程中发现设计输入存在问题,会有警告和错误的提示,请根据提示改正设计输入,知道分析综合通过为止。


当设计输入无语法错误后,就需要进行功能仿真,功能仿真之前,必须进行测试平台的设计,测试平台的设计和编写设计输入类似,也是新建一个Verilog HDL文件,并在其中将我们的设计包含进来,通过测试文件给我们的设计提供一定的激励,观察设计的输出,从而分析我们的设计是否正确。设计平台的代码如下所示:
  1. timescale 1ns/1ns

  2. module led_tb;

  3.     reg [3:0]Key_in;
  4.        
  5.     wire [3:0]Led_out;

  6.        
  7.     led led_inst(
  8.         .Key(Key_in),
  9.         .Led(Led_out)
  10.     );

  11.     initial begin
  12.             Key_in =4'b1111;
  13.             #100;
  14.             Key_in = 4'b1110;
  15.             #100;
  16.             Key_in = 4'b1101;
  17.             #100;
  18.             Key_in = 4'b1011;
  19.             #100;
  20.             Key_in = 4'b0111;
  21.             #300;
  22.             $stop;       
  23.      end       

  24. endmodule
复制代码

将该文件保存为led_tb.v。


通过以上步骤,我们的设计输入和测试平台都已经设计好了,接下来我们就可以进行仿真了。这里,我们采用Nativelink的方式来让Quartus II自动调用仿真工具,并完成整个仿真的工作。以下为关于NativeLink的详细设置。

点击assignment – Setting,如下所示

会弹出设置界面,如下所示,这里选择simulation 并在右侧窗口中选择Compile test bench。然后点击Test Benches,则可进入testbench设置页面。



在此选项卡上点击New,即可添加新的Test Bench,如下所示:

在弹出的选项卡里,首先点击1处的浏览文件选项,选中led_tb.v文件,然后点击3处的add选项,将该文件添加进来。然后将2处的两个地方都填上led_tb,注意不要在后面加“.v”,否则会出错。完成之后,点击OK。如下所示:


然后所有选项卡点击OK,即完成了NativeLink的设置。


此时,我们的仿真工具和测试平台已经添加进来了,只需要点击tool- Run EDA Simulation tool – EDA RTL Simulation,系统即会自动启动modelsim-altera仿真软件,添加所有需要文件,并执行仿真,将仿真波形显示出来。




以上为前仿,一般情况下,我们还会进行后仿,后仿即为对布局布线后加入了门级延时信息的电路进行仿真,此时的仿真结果已经非常接近我们的真实电路。在前仿完成的基础上,我们只需要对设计进行一次全编译,然后在tool- Run EDA Simulation tool中选择 EDA Gate Level Simulation即可。

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· 2014-11-10 16:12:54
不错不错,感谢楼主
· 2014-11-18 10:18:19
各位,由于小梅哥最近工作了,公司安排给了很多任务,可能更新的计划暂时要搁浅一到两个月。当然大家也不要觉得可惜,因为当小梅哥阶段性工作完成后,工作中的成果都会发布到博客里面来,那时候,相信进过了公司资深工程师的严格检验,小梅哥写的东西一定能够比现在成熟和优秀
· 2014-11-19 23:46:13
谢谢小梅哥!!!
· 2014-12-26 19:54:13
学无止境,治学严谨,学以致用
· 2014-12-28 14:47:59
顶起来                          
· 2015-1-24 16:05:25
大爱小梅!!!!!!
· 2015-2-4 14:19:43
好详细啊!!!!!!!!
· 2015-3-20 11:47:36
写的好。。。。。。。
· 2015-8-21 17:13:11
不错,入门级别的
· 2016-1-19 16:45:01
小梅哥的资料是杠杠的,在下又学习到新东西了~

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