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Verilog 设计思想--简单最好

2013-7-31 16:47:29 7490

0 很多初学者和没有经过正规项目实际的人可能觉得代码写的越复杂越有水平，其实不是这样的，当前项目越来越复杂，代码都需要经过检视和重用的，如果您的代码写的复杂无比，那么带来的工作量是巨大的，也是项目不容许的，所以最好是使用简单的语句和逻辑实现复杂的功能，越简单越好。 0
2013-7-31 16:47:29　　评论淘帖0 相关推荐 • Verilog 设计思想--模块划分最优化 6911 • 基于verilog设计的简单的cpu系统 10 • 第二章_简单的Verilog模块 0 • 用verilog实现简单的处理器 96 • 关于verilog的学习经验简单分享 2692 • cordic算法verilog实现（简单版） 3070 • 看看两个使用Verilog HDL设计的简单电路 791 • verilog实现简单分频器的方案 1100 • verilog设计软件非常简单且实用的一款软件 2 • 最好最简单的三极管知识讲解 144 22 个讨论

0 {:12:}

2013-8-2 09:03:16 评论举报 1^# aaaaaaa

0 学习了{:1:}

2013-8-2 15:56:01 评论举报 2^# 丫丫0102

0 以后要学学

2013-8-31 00:08:40 评论举报 3^# 丁德胜

0 使用最简洁的语言实现时序面积和功耗

2013-9-1 10:48:41 评论举报 4^# lynnhong

0 aaaaaahhhhahahahahhahahaahahahhahahhahahahahahaha

2013-9-11 12:08:08 评论举报 5^# 770612123

0 其实许多例程为了详细教学所以都挺复杂的，看懂了就可以按自己的思路简化

2013-9-14 00:00:28 评论举报 6^# 小杵叶峋

0 同意~毕竟本身FPGA就是以并行为主的，大量并行的小模块构成一个系统会比用一大堆的代码弄一个串行系统更有效率~虽然时序略坑。。。

2013-10-2 13:09:25 评论举报 7^# 黑之剑

0 赶脚代码规划很有用

2013-10-15 23:38:19 评论举报 8^# Jackeman

0 学习了~！

2013-10-17 19:15:52 评论举报 9^# stevenzsq

0 其实许多例程为了详细教学所以都挺复杂的，看懂了就可以按自己的思路简化

2013-12-8 15:38:53 评论举报 10^# 竹雨随风

0 说的对唉。呵呵

2014-1-9 16:33:45 评论举报 11^# LoveZH1314

0 精品啊.... 现实就是这样的

2014-2-27 17:14:16 评论举报 12^# 初音

0 学习了学习、。。。。。。。。。。。。。。。。。。。

2014-3-16 09:04:56 评论举报 13^# servo2009

0 刚刚学还体会不到

2014-5-22 09:07:14 评论举报 14^# 随风而逝快快快

0 那怎么样才能做到代码简单呢

2014-5-23 08:30:38 评论举报 15^# zx9216948560

0 hen hao ,xie xie lou zhu

2014-6-4 12:57:02 评论举报 16^# zhuimenghai

0 好，好，好，。。。。。

2014-6-9 18:13:30 评论举报 17^# ckpl

0 深有体会，对于任何一条语句，谁都看得懂（懂最基本的语法），但是当把简单逻辑综合起来看的话，就不是那么简单了，所以，越简单，代码阅读效率就越高~

2014-6-15 09:47:14 评论举报 18^# 包鹏飞

0 越简单越难的

2014-6-17 22:49:13 评论举报 19^# 陈建斌

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