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module counter(clk,rst,en);input clk,rst;output en;reg en;reg [3:0]count;always@(posedge clk or negedge rst)beginif(!rst)begin
en<='b0;count<='b0;endelsebeginif(count==15)//计数到15时EN输出 1,相当 于一个 分频器 beginen<=1;count<=0;endelsebeginen<=0;count<=count+1;endendendendmoudle
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