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verilog 宏功能很弱,不能定义宏参数,很不方便,
比如一组组合电路持续赋值: ssign wto_0 =wt[0]; assign wto_1 =wt[1]; assign wto_2 =wt[2]; assign wto_3 =wt[3]; assign wto_4 =wt[4]; assign wto_5 =wt[5]; assign wto_6 =wt[6]; assign wto_7 =wt[7]; assign wto_8 =wt[8]; assign wto_9 =wt[9]; assign wto_10 =wt[10]; assign wto_11=wt[11]; assign wto_12=wt[12]; assign wto_13=wt[13]; assign wto_14=wt[14]; assign wto_15=wt[15]; ... 信号数字完全有规律,写很多遍完全没有浪费体力。 请问有啥方便方法没有? |
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1个回答
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可以和C语言类比,一般是不建议大量宏定义,会把语言写的很死
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