【FPGA开发者项目连载】星核计划之再造文曲星

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` 本帖最后由 jf_azsd 于 2021-5-14 08:47 编辑

此次要做的是给一款怀旧文曲星复刻配件让其能够刷自定义固件.它的系统固件是一个独立的ROM小板. 该ROM是真的掩膜ROM,不是现在电子设备的flash那种.

主控是一个spdc1016的soc, 指令集为6502,有23位并行地址线和一个8位AD复用线. 年轻的我曾经以为这八根是数据,mc1/mc0传递地址.(因为跟norflash的数据引脚并联)

后来有了网上泄露的busflash资料和逻辑分析仪,差不多搞明白了这个协议的时序.

首先是BROM小板的引脚定义.

引脚	文曲星	备注
VSS		GND
POWER	R23,R24,U7, 应该为EN	电阻缓慢变化(10M), 另一板断
MC1		地址/数据
MC0		AH/AL R/W
AD7	Nor29 DQ7
AD6	Nor28 DQ6
AD5	Nor27 DQ5
AD4	Nor26 DQ4
AD3	Nor25 DQ3
AD2	Nor23 DQ2
AD1	Nor22 DQ1
AD0	Nor21 DQ0
PRESZ		开路
VDD		3.3v实测3.232V

这上面有三个并联的芯片,每个4Mx8bit,地址宽度是16,用mapper来完成对不同数据的访问.

主控spdc1016使用普通指令例如LDA/STA访问00..3F是读写寄存器, 有gpio,timer,mapper不同用途. 主机通过安排bank/vol/roa位, 可以将4000..FFFF的空间范围映射到不同的器件存储单元.

这个mapper主机和存储芯片是同步切换的,代码对主机内的寄存器写入时候,adbus上也会有写入时序,让busrom能够切换自己的映射.

这三块busrom(B1/B2/B3),B1在4000..BFFF响应所有vol的0..7Fbank和在C000..DFFF响应所有bio***ank, E000..FFFF响应固定映射.而B2/B3在4000..BFFF响应vol0/vol1的80..FF bank.

bank[7:0]位于寄存器地址00[7:0],vol位于0D[1:0],roa位于0A[7],bios bank位于0A[3:0].在verilog中写入这些地址时候存储到reg里, 然后在主机读取到原本ROM空间时候, 动态生成24bit的物理地址.

下面再说mc1/mc0信号, 其中mc1高区间表示ad总线走的地址, 低区间ad总线走数据.

mc0在地址阶段指示传输的是AH还是AL, 在数据阶段指示的是读操作还是写操作.

cpu的访问因为mc1相对cpu时钟存在相位差,可以看作单周期的,也就是在同一个cpu时钟周期内, 给出地址并要读到数据,不能拖到下一周期(因为总线可能马上得输出地址).

cpuclk, mc1/mc0/ad在理想情况下的一次读取时序大概如上. 频率为3.6864M, 因为要使用qspi flash来存储固件, 数据和指令的消耗成为很大的瓶颈.

cpu冷复位的时候,因为cpu复位后默认为振荡器 4分频.总线速度将是1/4,通过代码执行时候设置寄存器,分频数可以在1-64之间切换.

经过挑选,W25Q128JM的IM系列可以在133Mhz下用22/14时钟完成一个字节的读取.flash上电后首次读取必须跑一次完整22时钟, 此后可以省略命令字节,只需14时钟.

为了尽量更早的发出指令/地址, 我要将SCK往MC0下降沿对齐. 因为高云没有类似的时钟原语,只得用266M的时钟做对齐和反转,来生成一个133M的时钟, 该新时钟和MC0下降沿的距离不超过3.75ns.

因为下降沿后最多15ns(实测10-12ns)AL就到达, 而mapper产生的24bit地址, AL固定放在低8bit,前16bit用不到AL. qspi模式下每时钟发送4bit,所以前面16bit发送需要4时钟, 也就是这30~33.75ns时间内都用不到AL.如果是首次读取的话,发CMD的8个时钟更用不到AL的值.

因此我的优化就是,一旦捕获到MC0下降就可以开始进行spi操作, 等到发送低8bit时候分别为第12/4时钟 , 此时AD的时间段都位于AL区间(图中绿色方框).

在模拟器中验证了波形,没问题.初始MC为AH状态, AD输出FFFC, 在MC0下降沿后保持了12ns,MC0上升晚于MC0下降10ns. 这两个参数前者抓波形得来,后者来自数据手册最大值.

由spiclk2x生成spi外部时钟和逻辑时钟.外部时钟来自于逻辑时钟的反向和spiss#信号的组合. 这样我可以在逻辑时钟上升沿设置发送数据,而在设备看来上升沿在我数据到达半个时钟后,正好位于setup+hold的中间. 通过寄存器打拍,在spiclk2x时钟检测MC0/MC1下降沿.

MC0下降沿(实际略迟于输入)开始传输, 并且延迟后抓取AD的值. 其实没有必要, 可以在发送时候直接从总线采集到qspi输出寄存器.

MC1下降沿启动两个计数器,一个在10ns后根据MC0决定是写入还是读取,如果是写入就尝试更新mapper.adzcnt延时到MC1上升前20ns,此时如果确定是读取,那么自己从flash中读到的数据就复制到AD总线, 并且设置iobuf为输出, 以便主机读取.

主机在读取阶段AD总线是类似弱推挽的buskeeper电路, 在MC1下降沿过后35ns,设备可以开始向AD总线输出电平, 主机将至少将电平保持到AD变为输出AH为止. SPR1024A文档中的参数是设备在MC1上升沿后至少15ns内还保持输出. 实际应该可以只输出很短的adbusz负区间, 让主机自行保持直到主机开始刷AH到总线上.

模拟很好可在云源软件里面综合遇到问题,spiclk2x时钟到不了266,增加合适约束后.时序错误.于是退求其次, 用133的主时钟, 丢弃了按照半时钟对齐的特性,再将一些组合逻辑改为时序的以后,spiclk的fMax达到了179M,可以通过了.

另外提一嘴,高云自己的gowinsynthesis综合能达到的fMax明显低于SynplifyPro的.

模拟波形图中可以看出,主机时钟比设备看到的时钟”提前”半个时钟, 本来设备会在dummyclock最后一个下降沿准备数据,对应的就是clk_spi_free的19/20的上升沿. 我们要在半个时钟后的下降沿读取.但加上时钟到管脚,再加上设备响应的延迟,要放在20/21时钟的上升沿读.单边沿也有助于时序的优化.

结合spiflash的时序和实验结果,实际时钟21可以不输出给器件,只要SS#留的足够, D3..D0会保持输出直到SS#跳变. 如果给了时钟21实际会在SS#跳变前多读出下一个字节的前半部分.

接上开启了QE并写入了ROM的w25q125jvpim,需要注意要修改核心板下方的0欧姆电阻从左侧挪到右侧把vccio从2.5跳到3.3v.

上机测试,不通过,因为高云的GAO分析仪无法在266M下工作, 只能从其他开发板抓波形,经过不断地抓取,偶然发现上电时候,总线有可能出现531k左右的主频, 并且此时AH的”保持时间”也拉长到了47.25ns,同样MC1下降沿到MC0上升也有38.5ns,超过了文档给出的-20~10ns限制.

我在之前抓取复位时候总线信号时候,多次统计会发现主频是921k左右而AH的保持时间和全速下一样都是10/12ns左右. 怀疑是成功充当了一段时间ROM后, 主机降频导致verilog逻辑失败.

对于这样可变速度的主机,因为响应速度的限制,并不能测量主机总线周期来调节flash放慢时钟倍率. 而在不知道总线速度几何的时候,比如14时钟的读取流程中,sck第四时钟(30ns)时候要往spiio输出低8bit值了, 此时总线还没给出AL.

同样的问题还有AL保持时间, 如果MC1过后, 也要一百多ns主机才释放AD的输出, 那么我预设的112ns延时计数器结束后可能主机仍在输出AL,导致电平冲突.但这个释放时间不好观察,要等待整个移植稳定后,在ROM写一段小代码在默认4分频下复制到sram执行, 切换主机的分频系数,同时不断地读已知的ROM地址, 而在verilog里面只输出7.5或者15ns的回应, 提前到什么时刻会导致逻辑分析仪上AD数据重新被刷回AL,就说明此刻主机端还是保持时间.不过我认为,如果sunplus本身做的busrom芯片, 不能根据时钟高低来调节输出的时间点,那我也不用假设AL保持会拉长.

为了适应AL晚到达的总线bug,可以给flash提供不连续的SCK,类似于软件gpio模拟spi时候的操作.

通过增加一个waital的脉冲, 在此期间停止发送地址的计数,同时修改spiout的逻辑连线如下

wire [3:0] quadaddr = spiaddrcnt >2?offset[23:20]:(spiaddrcnt == 2?adin[7:4]:(spiaddrcnt ==1?adin[3:0]:4'b1110)); // M[5..4]=10

assign spiout = (state == SENDCMD)?{3'b000,spicmd[7]}:(state == SENDADDR)?quadaddr:4'b0000;

这样可以在需要等待稳定可靠的AL到来的期间, 让spisck停止输出, 并且adin直接跨接到spiout,这样计数器恢复走数的时候,实际接下来设备看到的两个上升沿对应的是adin的高四和低四位,此项兼容搞定.

(AL保持可能实测只有10ns, 因此可能只有adin[7:4]输出稳定, adin[3:0]要修改为addr[3:0])

然后再来看另一个bug,就是531k总线频率adzcnt产生的延时(112.5ns)不够, 此时可能AD总线还在保持AL,主机还在输出的而我也对AD进行输出, 会电平冲突(短路).

我后来想了下是有机会估测出MC1的下降区间对应的时间的,大概等于AH区间+AL区间, AL区间可能因为接下来是写入而延后到MC1上升时候翻转, 所以计算的是MC0下降到MC1下降的时间.

我们把原本的”绝对时间”换为相对时间, 原本的AL保持时间35ns相对于AL区间68ns大概是一半多一点,而原本的设备是选择在MC1上升前20~35ns开始输出数据的.也就是如果主机按照分频来拉长adbus时间参数, 0.52~1.47/1.7的时间段内, 主机应该处于buskeeper状态.

目前推测主机在1/2和1/4系数按照固定时延来,只有更低的1/8直至1/64时候才有所拉长,而似乎不是等比例拉长的.按照固定时延的算法,在主机拉长后就有冲突危险,反之不会冲突.

所以我可以采用如下策略,在al时间统计是1倍频的时候, 使用手工安排的112.5ns(小于临界值116ns),而1/2~1/64等倍频使用AL区间时间, 一定是夹在AL保持结束和MC1上升沿之前开始设置数据之间的.

其实112.5ns如果计算上打拍采样带来的延迟,相对实际的MC1下降沿是112.5~120ns,也有可能出现主机侧设置时间小于20,实际设置时间因为cpu相对mc1有提前可能更短,有采集不到的危险.但再提前输出做不到,因为在总线满速情况,这是flash刚好返回第一个字节数据的时间点.

所以比较廉价的w25q128JVPIQ,因为每次都要发22时钟, 很容易在满速下出现问题.

一个办法就是,在FPGA启动后, 立刻对flash进行一次含cmd的读取并手动重启主机,此后由于flash都可以用14时钟返回数据, 在最快的1分频就可以提前7.5或者15ns输出到ad总线, 避开误差.

如果假定fpga启动=设备冷启动, 则第一次22时钟的读取一定发生在4分频下, 那么我一样可以在1分频的时候提前输出.

经过修改的模拟波形如下:

可以看出AL改在了MC1下降后才从adbus转发给spi. 而在总线4分频, 慢速读取时候也会选在Data区间中心时间点输出,避开由于过慢可能出现的电平冲突.

至此这个简单的工程算是比较稳定了,接下来还要不断地重启看看哪里出错.我还打了machxo2版本的转接板子,这次开发其实是在vivado,diamond, 云源三个软件之间倒来倒去.

模拟上vivado比diamond操作方便, 不是很习惯modelsim的界面. 内置信号探头上,ILA完胜GAO.云源软件使用中唯一优势就是自带的综合极快吧,但综合出来的时序不如SynplifyPro.

附表:开发板引脚分配

信号	引脚	颜色
CS	30	紫
SCK	29	绿
IO0	35	蓝
IO1	34	灰
IO2	32	白
IO3	31	黄

MC1	47	棕
MC0	48	红
AD0	39	黑
AD1	40	白
AD2	41	灰
AD3	42	紫
AD4	43	蓝
AD5	44	绿
AD6	45	黄
AD7	46	橙

附图:GAO在synplifypro下加入后会严重降低fMax,通过将spiflash逻辑单独剥离综合,fMax能到133了, 但GAO模块中仍存在时序问题.

复位的vectorFFFC/FFFD是映射到偏移007FFC/007FFD的, 大致上能看到flash往spiIO输出了存储的值F4.

GAO达不到两倍采样,266时钟fMax为150, 此处是133M采样看不了sck时钟, 会显示为持续高电平.

若改用GowinSynthesis,加入GAO也影响fMax,GAO用双倍时钟266.6的时候fMax只有146M, 因此抓的波形不可靠,但在循环里面可以挑选到相对错漏少一些的.

`

MiniStar_pc1k_qspi.zip (346.15 KB, 下载次数: 2 )

adbus2qspi_ministar.docx (621.23 KB, 下载次数: 3 )

pc1k_spi_merge_ADHYSTERESISNone.zip (3.25 MB, 下载次数: )

人生涅槃 · 2021-5-14 18:29:10

厉害厉害，虽然现在还看不懂，但是先观摩一下

jf_azsd · 2021-5-15 05:16:44

补一张图为了治疗强迫症核心板退锡, 上黑油, 换开关, 还要对齐

jf_azsd · 2021-8-15 01:14:35

今天来补一下上次调试错误的坑. 先更新一下之前画的时序图.

图1: 稳定状态下的adbus总线时序

长话短说, 为什么说是稳定状态呢? 因为在复位震荡阶段, 休眠阶段, 以及修改分频系数CKS时候, 信号会不标准.

在复位触发后循环读取FFFC/FFFD/FFF4 持续大概18ms, 最后一次接着读取FFF5/FFF6并跳转, 进入稳定状态.

此图还简化了AD总线上信号阶段切换时候的误码, 实际AH跳AL和AL跳DAT时候, 都会有毛刺和线间不齐造成的无效信号.

时间指标	意义	标称	speed4(0.9216M)	speed6(3.6864M)	speed3(0.4608M)	speed5(1.8532M)
tMCAH	AH保持时间	>=15	10~12	14~18 (12)	12~16
tMCAL	AL保持时间*1	<=35	44~50	48~50	48~54
tM1M0	MC0相对MC1延迟*2	-20~10	+10	+10~12	+10
tPM1	CPU锁存提前量	20~35
tRHZ	数据停止输出延迟	<=5.0	16~22	12~20	10~22
tMCW	MC0相对MC1提前量	15~20	14,	14,	14,16,16
tWHZ	数据停止输入延迟	>=15	14~20?	14~20	14~22
tACC	ROM响应时间		36~38	38~40	36~44
	读IO 响应时间		758~872
T/2	CPU时钟高区间	>=125	534	136	1050~1062

*1: 实测值是tACC + tM1M0
*2: MC0按理说应该先于MC1跳变, 不过实际会落在MC1下降沿右侧.

如果根据这些信号推理原版的busrom工作原理, 它内部应该有一个锁存器, MC0下降时, 锁存AH, MC1下降时, 锁存AL.

MC1下降后, MC0提取并组合为使能信号, 影子寄存器只响应写, rom单元只响应读. 影子寄存器是每片busrom本地缓存的, 用于地址生成.

根据spr/spdc文档映射总表最小单元8k, 单颗ROM大小4MB, 可以推测busrom内部按照8k组织, 低13/15bit是直接来自于addr, 高9/7bit来自于mapper.

反推出B1的mapper和对应选通条件:

地址	来自	注释
21:15	bsw[6:0]	io_bank_switch
14:0	addr[14:0]	AH[6:0],AL[7:0]

映射表1: addr 4000~BFFF, roa=0, bsw[7]=0, 排除bsw=0时候addr 4000~7FFF

地址	来自	注释
21:17	00000
16:13	bbs[3:0]^0010	io_bios_bsw
12:0	addr[12:0]	AH[4:0],AL[7:0]

映射表2: addr C000~DFFF, bbs不等于1

地址	来自	注释
21:13	00000000011
12:0	addr[12:0]	AH[4:0],AL[7:0]

映射表3: addr E000~FFFF

B2选通条件为addr 4000~BFFF, roa=0, bsw[7]=1, vol=0
B3选通条件为addr4000~BFFF, roa=0, bsw[7]=1, vol=1, 只是vol不同.
B2/B3的mapper地址生成和映射表1相同.

如果我使用12MB的芯片来包揽B1/B2/B3, 要再增加2位作为首地址(A[23:22]), 分别为00/01/10.

图2: 跟踪MC脉冲模式(CPU时钟3.6864M, spiclk125M)

fpga逻辑使用34倍左右时钟来跟踪MC0下降沿, 只要ROM选通, 就进入盲读模式. 首先发送高16位地址, 并等待MC1下降沿到来后, 发送低8位和模式/Dummy完成完整读取操作.

读取完成后, 完成信号再跟MC10状态组合生成DOUT输出窗口.

如总线试图对ROM空间写入, 直接不产生完成信号. 以免由于MC0末尾的”虚假读脉冲”打开DOUT输出窗口.

此模式的瓶颈在spi总线必须在MC1下降后发A[7:0], 因为后面还要有dummy, 导致我往外输出的时候, 要比原版的busrom晚. 虽然肯定落在CPU锁存数据前, 但余量可能只有(136-12/0.125)-20~35=5~20ns.(dummy下降沿后有接近1时钟延迟, 只能延迟1时钟取样, 而IO送出A23前采样可能延迟0.x时钟).

我在artix开发板测过用这套模型, 并且使用bram存储自制极小rom, 照常读flash但返回bram内容, 这样可以避开flash无响应或者io错误导致的跑飞. 测试过125/133的spiclk下要想稳定跑3.6864需要在采集MC1/MC0时候打拍, 也是这样让读取过程加了1时钟. 不打拍不行. 打拍再提前1时钟读取是可以顺利跑下去, 显然此时flash只能出来4bit稳定数据. 从这个临界值估测cpu锁存hold时间算35ns的话输出的setup时间最少也要13~18ns. 使用ILA观察稳定阶段的AH/AL跳变, 发现经过0.5~1时钟左右的不确定状态, AL就持续不变了. 因此就有稍微冒险一些的方案, 就是预取AL, 也就是假定发完A[23:8]后AL是稳定状态.此方案将很好的省掉等待MC1下降的时间.

图3: AL预取模式(CPU时钟3.6864M, spiclk125M)

此模式125M基本就和原版busrom一样(MC1/0打拍)或略快的响应速度了,实测133M能比原版抢先4时钟, 约30ns.

经过上一次作品失败的教训, 有一天突发奇想我写了个硬件Merge版模型, 并联到busrom上, 自己读取flash后不输出, 只和原版busrom的输出对比, 并将对比信号用于ila触发, 观察异常原因. 经过不断完善和修改后, 现在的异常就在于spiflash有时候不回应, 不回应的时候会取到EE, 此时因为iobuf为T态, 应该是flash来驱动才对. 也可能是flash侧io有buskeeper. 有时候地址阶段输出0他当作1, 而ila采集iobuf也确实说明输入和输出不一致,这样spiflash收到的地址是错的, 把错位的地址对应的数据取回了.

图3.1 正常取指令时序(CPU时钟3.6864M, spi时钟125M,ILA250M)

图3.2错误取址时序 (EAD3指令执行)

EAD3 B1 80 LDA ($80),Y

EAD5 99 80 02 STA $280,Y

图3.2 读取再次匹配时主机在取EAD5指令, 出错的位置是在执行一个Y寄存器+0页指针寻址读取, 可以看到AD甚至MC0上都有毛刺.
结合下图看指针计算结果应该是读取7D02,因为AH歪了读到了FF02.

图3.3 错误取址时序 (取D708)

此处本来是取D708, 偏到了FF08, 也是MC0和AD震荡导致.实际因为ila采样只有250M而且因为时序问题还会漏采, 可能要输出触发信号然后示波器看才能看出发生了什么.初步推测, AD处的震荡属于AH切换到AL时候的不同步现象, 而MC0上信号毛刺导致MC0在毛刺后才触发, 从而将震荡中的AD采给了addr.

图3.1中, MC0和spiclk同步后慢半拍, 三段式状态机慢一拍, 共1.5时钟后A[23:20]和SCK发出, 再半时钟后SCK上升. 图3.2和3.3中此步骤延迟了2时钟. 观察图3.2, 发现黄线之前两次spiclk上升沿都没有采到0, 导致了工作失常. 原始器件为啥工作正确呢? 难道它的输入有施密特触发器? 高云的输入端有个HYSTERESIS选项, 能够抑制慢边沿的抖动, 到他上场的时候了.

图4.1高云版采样错误 (3.6864M+125M,GAO250M)

先不开迟滞选项用高云测测, 错误表现变了. 这个错误就值得说道说道了, GAO看到输入D4(正确值). 采到addr里面却是C4, 为什么呢! MC0并没有刚才那样的抖动, 不大像取样位置错误. 接下来周期地址D451取址正确, spiflash读回91也和设备送给总线的匹配.

下一个窗口是F42C采集为E42C, 再下一个是D1C4采成C1C4, 再下一个是C3A2采为83A2. 再下一个是C37F采为837F. 都是某1位由1变为了0.因为GAO漏波形太多, 无法准确看出详细的时序关系.感觉是, A7开发板上AD比较干净, 只有MC0震荡这样的少量错误, 而combat板子AD一直混乱, MC0震荡问题被淹没在AH在MC0边沿跳变问题中了, 反复尝试也都是这样的波形.

然后AD[7:0]换上迟滞HIGH设置, MC1/0换上L2H设置. 看看能不能消除地址线采集错误的问题. 同时为了让GAO少丢些采样, 降低GAO采样时钟到125M. 又把综合工具换为高云自己的, 看看是否兼容性更好. 照例触发5次, 第一次由于触发飘到外面去了,没有看到AH/AL震荡细节, 后面4个全是和之前没加迟滞一样的问题.

图4.2 高云增加迟滞输入后采样错误(3.6864M+125M,GAO125M)

注意看黄色虚线框的值, 在外部逻辑分析仪抓取和ILA抓取的波形中, 都没出现过类似情况. 应该这个区域乃至左侧都不存在振荡而是稳定的D1, 在D1结束后有一个时钟内的不同步现象. 会不会是GND接触不好呢? 从设备到开发板的线我是用铜箔胶带做了屏蔽接地的. 特意万用表测了也是通的.

到这里开发陷入了僵局. 设计Merge测试目的是找正确输入下代码错误, 然后改掉直到不出错后, 就可以取代原本的从机设备了. 但这个GAO看的输入是错误信号淹没了正常信号, 和之前逻辑分析仪抓的总线完全不符.

相反Artix7的ILA抓的除了MC0抖动外, 这些AH/AL的设置/保持时间内都是稳定的. 可以在Artix开发板上用3倍四倍时钟对MC0/MC1做一个滤波试试? 同时我也发现如果错误很多, 要对总线出错率做出统计, 才能确定改动或者换设置换板子是否带来整体的改善, 而不是简单的一个是否匹配.

下一步是搞通DDR然后先从spiflash把整个内容读进DDR, 然后再加一个平滑过滤器, 再用严格MC1下降取AL的模型, 从DDR中取地址, 先把这个模式调通吧.

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