完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
扫一扫,分享给好友
大家好,
我正在使用Artix7,我想使用两个LVDS信号从串行器IC(在我的情况下是FIN210AC)中读取数据 - 没有来自串行器IC的时钟(请参见附图)。 我想我可以动态地改变CKSI时钟相位以匹配DSO。 可以这样做吗? 所以我应该以某种方式限制相移的范围以匹配ISERDES的特定位。 这是应该做的吗? 问候 Klemen |
|
相关推荐
2个回答
|
|
如果FPGA和串行器都使用相同的源进行时钟控制,那么您可以使用IDELAY原语调整驱动FPGA的ISERDES的时钟相位。
-------------------------------------------------- ----------------------------别忘了回复,给予kudo并接受为解决方案--------- -------------------------------------------------- ------------------- |
|
|
|
时钟源是一样的。
时钟源在串行器上产生选通信号。 你的意思是我应该将它设置为固定延迟并尝试使用抽头值,或者我应该将其设置为动态 - 但在这种情况下我不知道它是否被调到bit0? 例如,选通脉冲到bit0延迟为20MHz:77ns-90.5ns。 与每个抽头的ps范围延迟相比,这是非常大的。 问候 Klemen |
|
|
|
只有小组成员才能发言,加入小组>>
2134 浏览 7 评论
2590 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2063 浏览 9 评论
3135 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2166 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
400浏览 1评论
1504浏览 1评论
在使用xc5vsx95T时JTAG扫片不成功,测量TDO无信号输出
2164浏览 0评论
495浏览 0评论
1618浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-3-29 21:28 , Processed in 1.108550 second(s), Total 76, Slave 60 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 深圳华秋电子有限公司
电子发烧友 (电路图) 粤公网安备 44030402000349 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号