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你好。
我使用GTH收发器(gen3,8x,refclk 100 Mhz)生成了用于PCI Express的Virtex-7集成模块,然后我尝试模拟文件pcie3_7x_0_pipe_wrapper.v,以便将此包装器插入到另一个项目中。 问题是信号PIPE_TXOUTCLK_OUT没有运行。 我已经检查过TXOUTCLKSEL,TXSYSCLKSEL,GTREFCLK0,CPLL分频器,它没问题。 我应该检查什么? 提前致谢。 |
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3个回答
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你发现CPLLLOCK声明为高吗?
CPLLRESET是否为低? -------------------------------------------------- ----------------------------别忘了回复,给予kudo并接受为解决方案--------- -------------------------------------------------- ------------------- |
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CPLLRESET在1个周期内置为高电平,然后为低电平。
CPLLLOCK很低。 在状态“FSM_CPLLLOCK”(等待CPLLLOCK)中从文件pcie3_7x_0_pipe_reset.v注册变量fsm CPLL_REFCLK_DIV = 1CPLL_FBDIV_45 = 5CPLL_FBDIV = 5OUT_DIV = 2CLK25_DIV = 4CPLLREFCLKSEL = 1TXOUTCLKSEL = 3TXSYSCLKSEL = 0GTREFCLK0以100 Mhz的频率运行 |
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什么连接到txsysclksel?
如果可能,请附加模拟日志。 -------------------------------------------------- ----------------------------别忘了回复,给予kudo并接受为解决方案--------- -------------------------------------------------- ------------------- |
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只有小组成员才能发言,加入小组>>
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