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LVDS_18和LVDS-25规范之间存在大量重叠。
所以LVDS_18-- LVDS-25接口可能适用于很多情况。 对于单向通信,我认为没有问题,因为LVDS接收器使用VCCAUX电源轨。 对于双向(LVDS_18-- LVDS-25接口)是不标准的做法。我们无法保证所有角落情况下的LVDS规格范围。 请注意,您还需要检查共模电压兼容性。 最好的方法是进行IBIS仿真,并根据电路板布局,频率和频率验证结果。 距离申请要求 仅供参考:请访问http://www.xilinx.com/cn/support/answers/43989.html了解有关各种LVDS IO标准支持的7系列FPGA银行详细信息 _______________________________________________如果有助于解决您的查询,请将此帖子标记为“接受为解决方案”。 因此,它将有助于其他论坛用户直接参考答案。如果您认为该信息有用且面向答复,请给予此帖子称赞。 |
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嗨umamahe,
感谢您的快速回复。 在我的设计中,在1.8V HP bank中,一些引脚是专用LVDS18输出,LVDS18(FPGA) - > LVDS25(其他部分),一些引脚是专用输入,即LVDS25(其他部分) - > LVDS18(FPGA), 没有双向LVDS信号。 我有点担心输入方向,从其他部分到FPGA,在上电/掉电期间有没有机会,另一部分会将LVDS信号驱动到超过2.1V的电压? 我知道LVDS是当前驱动的IO标准。 我100%确定FPGA和其他部分的共模电压是相同的。 ThanksChris |
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Chris提到-----我有点担心输入方向,从其他部分到FPGA,在上电/断电期间有没有机会,另一部分会将LVDS信号驱动到超过2.1V的电压?
我知道LVDS是当前驱动的IO标准。 直到配置完成IO与默认IO标准。 我不认为这个问题你认为在上电期间会发生什么。 (希望您按照数据表建议遵循上电和下电顺序) _______________________________________________如果有助于解决您的查询,请将此帖子标记为“接受为解决方案”。 因此,它将有助于其他论坛用户直接参考答案。如果您认为该信息有用且面向答复,请给予此帖子称赞。 |
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克里斯,
符合LVDS标准的IO(与我们的一样),差分吸收和输出不超过4 mA。 因此,无电源电压,未端接的最高电压为Vcm + 400 mV(1.6V)。 端接电压为+ 200 mV。 一个无动力的IO银行将在低至2 mA的情况下“开机”,1.6V对任何IO银行都没有任何伤害。 如前所述,观察测序等,不会产生任何伤害。 IO保护二极管(Vcco,接地)设计为无损伤,每IO低于100 mA,每组低于200 mA。 在配置之前,IO是三态的(如果选择该选项,则为弱上拉)。 始终存在保护二极管。 Austin Lesea主要工程师Xilinx San Jose |
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嗨奥斯汀和umamahe,
谢谢你的评论,这非常有帮助。 那么,“终止是+ 200 mV”是什么意思? 根据AR#43989,我附上了图表, FPGA输入方向,您能告诉我一些关于所需的电路板端接的信息吗? 我可以直接在FPGA和其他部分之间连接LVDS信号吗? FPGA输出方向,如果Vdiff和Vcom完全相同,我可以将它们直接连接在一起,是吗? 最后但同样重要的是,感恩节快乐。 谢谢 克里斯 |
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只有小组成员才能发言,加入小组>>
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