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我制作了一个Aurora 64/66项目。
6.25 Gb / s,250 Mhz参考时钟。 看一下生成的示例设计。 在UCF的示例设计中,我生成了Xilinx工具 #50 MHz板时钟约束NET“INIT_CLK_i”TNM_NET = INIT_CLK; tiMESPEC TS_INIT_CLK = PERIOD“INIT_CLK”20 ns HIGH 50%; 关于我所期望的,看看我看到的文档 INIT_CLK用于寄存和去抖PMA_INIT信号。 INIT_CLK不能来自GTX / GTH收发器,应设置为慢速,最好慢于参考时钟。 然而,当我看一个测试台时, INIT_CLK连接到与ref相同的250 MHz时钟 - 状态信号LANE_UP => lane_up_1_i,CHANNEL_UP => channel_up_1_i,INIT_CLK_P => reference_clk_1_p_r,INIT_CLK_N => reference_clk_1_n_r, PMA_INIT => pma_reset_r, - 时钟信号GTXQ0_P => reference_clk_1_p_r,GTXQ0_N => reference_clk_1_n_r, 我应该使用哪种方式,根据参考设计将其连接到250 Mhz,或者使用低至50 Mhz的FPGA分频器? |
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