完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
我正在尝试使用Virtex-5用户访问寄存器从比特流中读取FPGA时间戳。
我已经按照XAPP497实例化USR_ACCESS原语并将BigGen USR_ACCESS开关设置为tiMESTAMP。 在我的设计中没有这个原语,我能够通过以太网与我的FPGA通信,一切正常。 当在我的设计中实例化这个原语时,它似乎甚至不能正常编程,因为板上的基本LED没有亮起来,我甚至无法ping板。 我没有得到任何综合错误。 我使用unisim库如下: library unisim;使用unisim.vcomponents.all; 原始实例化如下: inst_USR_ACCESS_VIRTEX5:USR_ACCESS_VIRTEX5端口映射(CFGCLK =>打开, - 配置逻辑时钟1位输出DATA =>时间戳,DATAVALID =>打开); 时间戳信号在我的设计中的寄存器中捕获。 有什么我想念的吗? 除了将-g USR_ACCESS属性设置为TIMESTAMP之外,是否还需要更改其他配置属性? |
|
相关推荐
9个回答
|
|
我想你可能比时间戳有更大的问题!
|
|
|
|
通过我提到的简单配置,BitGen配置参数中的启动时钟设置为CCLK。
如果我使用JTAG时钟,USR_ACCESS原语可以工作。 在我的完整设计中,我将启动时钟更改为JTAG时钟,并且我能够获得USR_ACCESS原语中的时间戳。 如果使用CCLK,USR_ACCESS原语似乎会导致整个设计变砖。 问题是,我需要从系统中的PROM启动; 我不会总是能够通过JTAG编程。 |
|
|
|
用户访问需要时钟输入吗?
看看文档 哦,你的权利,文档不要说!!!! amazig bad documentaton, 你不需要一个时钟进入user_access只是为了读出时间戳。 |
|
|
|
@tjsimms在使用JTAG配置器件时,您的时钟应自动从CCLK更改为JTAGCLK。
您可以在日志中检查相同但原始比特流保持不变, INFO:iMPACT:2257 - 存储在存储器中的比特流中的启动时钟已更改为“JtagClk”,但原始比特流文件保持不变。 我很惊讶地知道即使是简单的程序也不会因为这种变化而起作用。 -Pratham ------------------------------------------------ ----------------------------------------------请注意 - 请 如果提供的信息有用,请将答案标记为“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K- -------------------------------------------------- ----------------------- |
|
|
|
@pratham我同意如果通过JTAG编程而不改变比特流,启动时钟会自动更改为JTAG。
我验证了iMPACT信息评论。 我附上了我的简单程序。 我的目标是xc5vlx110t-1ff1136。 我使用的是ISE 13.3。 我还包括一个显示心跳和时间戳的Chipscope文件。 您可以看到启动时钟是JTAG的时候,您可以在Chipscope中查看时间戳。 如果启动时钟是CCLK,Chipscope找不到核心。 目前,该项目被设置为CCLK作为启动时钟。 Timestamp_Test.zip 9 KB |
|
|
|
@tjsimms谢谢你的项目。
我很害怕,如果我有这个部分,但会创建另一个设计或将采取相同的设计并修改它为我的部分,并将回复你。 -Pratham ------------------------------------------------ ----------------------------------------------请注意 - 请 如果提供的信息有用,请将答案标记为“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K- -------------------------------------------------- ----------------------- |
|
|
|
@tjsimmsI有机会创建一个设计并在KC705板上运行它。
以下是我的观察 1)在设计中使用USER_ACCESS时,您不需要设置JTAGCLK 2)我已经看到了你的设计,我怀疑你可能在时钟或时钟启用或任何其他问题上有一些问题。 无需将DATA分配给寄存器。 您可以直接探测user_access的数据输出。 从USER_ACCESSE2读取的值是 00111_0001_010000_01110_0010000_000000 其中:dddddd = 5比特表示一个月中的31天MMMM = 4比特表示一年中的12个月yyyyyy = 6比特表示0到63(注意2000年到2063年)hhhhh = 5比特表示23个小时 一天mmmmmm = 6位表示一小时59分钟ssssss = 6位表示一分钟59秒 时间戳 07 _01_2016_2:16:00 请检查附加的快照。 我相信行为应该是相同的 •Virtex-5:USR_ACCESS_VIRTEX5•Virtex-6:USR_ACCESS_VIRTEX6•Artix™-7:USR_ACCESSE2•Kintex™-7:USR_ACCESSE2•Virtex-7:USR_ACCESSE2 -Pratham ------------------------------------------------ ----------------------------------------------请注意 - 请 如果提供的信息有用,请将答案标记为“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K- -------------------------------------------------- ----------------------- |
|
|
|
@prathamthank你尝试这个项目。
我还在ML506开发套件(xc5vsx50t)上尝试了这个简单的项目,并发现了与我原先描述的相同的问题。 当启动时钟为CCLK并且您通过JTAG编程FPGA时,设计无法正确加载。 设计确实正确加载,启动时钟设置为JTAG CLK。 我这次尝试的是生成编程文件,启动时钟设置为CCLK,并使用.mcs文件编程其中一个PROM,而不是编程FPGA。 在循环供电后,设计正确加载。 所以我用我的原始设计尝试了这个方法,并验证了从我的设计中正确读取时间戳。 但是,我喜欢做的是在使用新版本加载PROM之前,通过在JTAG上编程FPGA来验证我的更改。 但是,如果我使用USR_ACCESS_VIRTEX5原语,我将直接编程PROM而不是FPGA。 也许这只是因为你无法用Kintex-7重现问题而只出现在Virtex 5上? 感谢您的答复。 |
|
|
|
@tjsimms我怀疑是一样的。
如果我有机会,我也可以在V5上尝试这个,同时让我知道它是怎么回事。 -Pratham ------------------------------------------------ ----------------------------------------------请注意 - 请 如果提供的信息有用,请将答案标记为“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K- -------------------------------------------------- ----------------------- |
|
|
|
只有小组成员才能发言,加入小组>>
2159 浏览 7 评论
2601 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2072 浏览 9 评论
3141 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2187 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
416浏览 1评论
1517浏览 1评论
在使用xc5vsx95T时JTAG扫片不成功,测量TDO无信号输出
2175浏览 0评论
507浏览 0评论
1633浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-4-19 04:55 , Processed in 0.852919 second(s), Total 72, Slave 65 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号