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嗨Sahitya，
从您的笔记中我了解到，您希望为FPGA提供一些并行输入，存储它们，然后使用FPGA内部的HSSIO收发器以LVDS标准串行输出该数据。 因此，您可以按照以下步骤在此处实施。 1）首先在你的UCF中你可以提到输入信号的IO标准是LVCMOS25（因为这是你的输入信号标准） 2）然后你拿这些输入，你可以将它们存储在内部BRAM中。 3）现在您可以连接BRAM的输出并将它们分配给设备中的GT。 4）该GT将来自BRAM的并行信号转换为以更高速率运行的串行信号（取决于您使用的设备）。 5）现在GT有输出TXP和TXN，这是数据通过FPGA输出的方式。 这些是LVDS fpga输出。 您可以使用coregen向导为GT生成核心，该核心也会生成必要的UCF。 如果这说清楚或者您正在寻找不同的要求，请告诉我。 谢谢， 谢谢，AnirudhPS：请将此标记作为答案，以防它有助于解决您的问题。如果帖子引导您找到解决方案，请给予赞誉。 在原帖中查看解决方案 |
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嗨，
如果fpga支持这两个信号电平，为什么不支持。 可能您必须为每个信号级别使用不同的I / O bank。 这主要取决于Vccaux（I / O bank的电源）的要求。 如果两个信号电平都需要相同的Vccaux，您可以将它们混合在同一个I / O bank上。 可以在UCF文件中声明每个I / O引脚的信号电平。 对于LVDS输出，可能需要单独实例化差分驱动器。 也许你在ISE语言模板中找到了一些东西，如果它们也是一种推断它们的方法。 有一个很好的综合 Eilert |
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嗨，
你能进一步详细说明你的查询吗？ LVCMOS2.5驱动信号来自哪里？ 你打算如何连接这些信号。 因此，FPGA上的每个IO都可以根据您的要求配置为不同的IO标准。 每个IO都配对了。 一个P和一个N.如果这些不用于差分IO，您可以单独使用P或N作为单个引脚，并为其分配单端IO标准 谢谢， 谢谢，AnirudhPS：请将此标记作为答案，以防它有助于解决您的问题。如果帖子引导您找到解决方案，请给予赞誉。 |
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嗨Anirudh，
太棒了......非常感谢你的回复...这里所有输入到Fpga的输入都是LvCmos信号只有2.5 I / o标准......每个输入到Fpga的信号都是LV CMOS信号，只包括时钟信号......我需要 将所有这些LV Cmos信号存储在块ram中，读回它并且我想将所有这些信号以非常高的数据速率传输到另一个Fpga，这可能只能通过GTX收发器和通过串行协议传输到另一个Fpga ...这里 以这种更高的速率传输信号是不可能的，通过LvCmos应该转换为Lvds信号.... 你可以解释我们如何将这个Lvcmossignals转换为Lvds信号？在我将这些信号传递给Block Ram之前可以在输入阶段进行转换，还是可以在输出阶段进行至少转换？ 你能看到这篇文章，请你帮我 问候 Sahitya Venkatayogi |
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嗨，
FPGA的IOB处理电平转换。 所有可能的I / O级别始终转换为FPGA内部使用的核心逻辑级别。 根据FPGA系列，这个核心逻辑电平可能是1.2V，1.0 V甚至是...... 降低。 除了正确地声明UCF文件中的I / O信号电平之外，没有什么可做的，并且在差分信号的情况下，使用适当的引脚组合来匹配_p和_n信号。 不需要特殊的转换块或HDL语句。 IOB的IO驱动程序大多是自动添加的。 只有在特殊情况下，它们才需要实例化，这可能适用于差分信令。 （一个特殊情况是与IDDR2和ODDR2 I / O-FF的DDR接口） 但即使是这些实例也基本上定义了信号路由。 根据引脚的UCF文件设置自动完成电平转换。 有一个很好的综合 Eilert |
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嗨，eilert，
非常感谢您的回复，但是没有这样的文档说IOB元素可以处理级别转换 我需要一些将LVCmos电平电压转换为Lvds格式的东西，以便我可以使用GTX收发器将数据传输到fpga之外 简单就是LVCMOS ---- LVDS ------ gTX TRSNCIEVR ---- fus的OUSIDE ...... 可以任何方式吗？ 请帮助thjis方面 |
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>我需要一些将LVCmos电平电压转换为Lvds格式的东西，以便我可以
>使用GTX收发器将数据传输到fpga之外 这没有意义。 您可以拥有一个单端IO输入缓冲器，并配置为LVCMOS18，LVCMOS25，LVCMOS35。 您可以将差分输出缓冲区配置为LVDS，LVDS_25，LVDS_33（取决于系列） 您可以将GTX用作串行多千兆位收发器，使用外部CML输入和输出以及用于数据和控制的内部逻辑。 设备内部的所有内容都在核心逻辑级别运行，由VCCINT确定，因为这是FPGA的设计方式，不需要任何其他东西。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
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嗨Sahitya，
从您的笔记中我了解到，您希望为FPGA提供一些并行输入，存储它们，然后使用FPGA内部的HSSIO收发器以LVDS标准串行输出该数据。 因此，您可以按照以下步骤在此处实施。 1）首先在你的UCF中你可以提到输入信号的IO标准是LVCMOS25（因为这是你的输入信号标准） 2）然后你拿这些输入，你可以将它们存储在内部BRAM中。 3）现在您可以连接BRAM的输出并将它们分配给设备中的GT。 4）该GT将来自BRAM的并行信号转换为以更高速率运行的串行信号（取决于您使用的设备）。 5）现在GT有输出TXP和TXN，这是数据通过FPGA输出的方式。 这些是LVDS fpga输出。 您可以使用coregen向导为GT生成核心，该核心也会生成必要的UCF。 如果这说清楚或者您正在寻找不同的要求，请告诉我。 谢谢， 谢谢，AnirudhPS：请将此标记作为答案，以防它有助于解决您的问题。如果帖子引导您找到解决方案，请给予赞誉。 |
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嗨，
看起来像单词只会增加这件事的混乱。 请制作草图，从中间的黑色粗线开始，指示FPGA的边界。 然后描述fpga内部和外部所需的块以及预期的信号路由。 有一个很好的综合 Eilert |
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只有小组成员才能发言，加入小组>>
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