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[问答] FPGA的管脚长期处于3.3V高电平状态,连接GPIO后无法正常加载?
845 FPGA GPIO
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目前设计的FPGA单板,采用的FPGA型号是XC7Z100-FFG900,最近和客户联调的时候出现一个问题,FPGA有几个GPIO和客户单板通过连接器链接,客户的单板上对应的管脚长期处于3.3V高电平状态。接我们单板的GPIO后,我们的FPGA无法正常加载,GPIO管脚从FPGA直连至板间连接器,断开连接器恢复正常。经过测试发现由于GPIO链接对端的高电平,导致我们的GPIO对应BANK的VCCO33这个电压被拉高至2.1V左右,理论上此时FPGA的INPUT管脚是高阻态,不知道为什么会发生这种场景,后来找了几个单板试了一下,都存在这个问题。
原理图请参考,实际上GPIO直接从FPGA拉至板间连接器,没有其它链接
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2020-6-12 13:54:15   评论 分享淘帖 邀请回答

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9个回答
可以试一下加个三极管或者MOS管隔离一下,别直接接上去
这个现象应该是电源倒灌了,导致FPGA端一直处于一个不稳定状态,掉电了FPGA内部也还有一个电压,芯片没有正确复位,可以在信号线上串一个大点的电阻试一下,或者FPGA加一个复位芯片
2020-6-12 13:55:10 评论

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我们加了复位芯片,芯片可以正常输出复位脉冲,但是复位之后FPGA还是没有办法正常加载
2020-6-12 13:58:08 评论

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IO是单向的还是双向的?如果是单向的就价格三极管之类的隔离一下,如果双向就加个芯片吧,用FPGA那端的电源来控制使能,这样等FPGA上电了使能才能打开,可以解决电源倒灌
2020-6-12 13:58:37 评论

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是否倒灌电压导致FPGA上电采集前配置电阻的状态也出错了,进而无法认不到启动模式而且即使导致复位也无法启动。可以看看启动电阻那边的电平是否受影响。
2020-6-12 13:58:59 评论

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另外的板子比你先上电,通过I/O电流倒灌进你的板子,这时候导致你的FPGA I/O处于中间态,既不能判决为高也不能判决为低,这样可能会让你的I/O发生闩锁,而且也会影响你的FPGA上电时序,上电无法加载一般都会发生,但是有的个别同样的芯片应该是可以加载的,绝大多数都不行,因为不同芯片的I/O接受度可能因生产不一样

你这个在设计的时候就应该考虑本板FPGA管脚直接拉出去的风险,有3中解决方法
1、如果是低速信号,可以在I/O线路上串100R电阻,甚至更大
2、如果你的板子输入电源和连接的板子输入电源是同一个源,考虑将你的板子上电时间加快,比如去掉每级电源芯片的软启动电容,或者减少上电层级,只要你的3.3V比对方的快就能够正常启动
3、设计改版,在I/O上加双向BUFF,有使能控制的那种,上电器件使能关闭,I/O都处于三台,上电后打开使能正常 使用
2020-6-12 13:59:29 评论

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看各位大神评论,学习很多,受益匪浅。
//------针对目前状态的调试建议
01.单片机端与FPGA相连的引脚更改逻辑功能。建议在FPGA加载启动期间,单片机端的GPIO改为高阻态或者低电平,通过延时或者信号检测,在FPGA加载成功后,单片机端的GPIO再变为正常状态。
02.改版。改版建议参考各位大神结论。
2020-6-12 15:02:37 评论

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我也遇到过这样的问题,参考一下各位是怎么解决的,希望有用!
2020-6-12 23:52:50 评论

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可以并联加个电阻试一下,看看入口电压能不能拉下来。
2020-6-13 11:38:17 评论

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