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你的代码应该做什么?
你对你的代码有评论吗? 如果您希望每个论坛用户对您的代码进行反向工程,那么可能会减慢有用响应的流程。 什么目标设备? 什么版本的ISE / MIG? 这是MIG控制器吗? 什么是内存时钟频率? 其他FIFO信号有什么作用? 你在监控任何DRAM接口信号吗? 这是一个定制的电路板设计吗? 或者这是一个现成的开发板? 您是否尝试过参考(FPGA)设计? 什么是DRAM和用户端口数据宽度? 您的代码是否成功合成,映射,放置和路由? 您提供的信息和细节越多越好。 - 鲍勃埃尔金德 签名:新手的自述文件在这里:http://forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结:1。 阅读手册或用户指南。 你读过手册了吗? 你能找到手册吗?2。 搜索论坛(并搜索网页)以寻找类似的主题。 不要在多个论坛上发布相同的问题。 不要在别人的主题上发布新主题或问题,开始新的主题!5。 学生:复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。 提供有用的详细信息(请与网页,数据表链接).7。 您的代码中的评论不需要支付额外费用。 我没有支付论坛帖子的费用。 如果我写一篇好文章,那么我一无所获。 |
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谢谢你的建议。这段代码测试了1024个周期的读取操作,并且循环处于空闲状态3000个周期然后读取状态。在发出读取命令之前,总会有一个app_af_afull信号要测试,确保addrss fifo
不满。 alwas @(posedge clk_200M) if(rd_cnt |
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只有小组成员才能发言,加入小组>>
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Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
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如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2193 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
423浏览 1评论
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在使用xc5vsx95T时JTAG扫片不成功,测量TDO无信号输出
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