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[问答] 如何使用KUS +和Select Map Slave x8配置
90 FPGA 存储器
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根据UG570(v1.9.1,第116页):“配置主时钟输出到FPGA逻辑.CFGCLK反映CCLK引脚的信号,输出时钟信号,其中€€频率由配置速率的比特流选项定义。输出为
仅在配置期间激活,并且在启用了持久性的主模式下激活。“
我正在使用KUS +和Select Map Slave x8配置。
我正在尝试确定在配置完成后如何将D00-D07数据存储器输入/输出FPGA。
根据用户指南中的说明,似乎配置后FPGA CCLK引脚(在配置期间由外部器件驱动)不能用于为D数据总线提供时钟,因为STARTUPE3的CFGCLK输出不会反映此时钟?
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2020-6-10 10:59:39   评论 分享淘帖 邀请回答

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4个回答
您想在配置后访问配置逻辑,您只需要设置Persist和CONFIG_MODE约束(Slave SMAP模式)来保留引脚。不要使用ICAP&
在这种情况下启动。谢谢,常春藤
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--------不要忘记回复,kudo,并接受为解决方案.----------------------------
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2020-6-10 11:10:37 评论

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也许我可以重新解释一下我的问题:CCLK(FPGA引脚)在由外部源驱动时,可以在配置后由FGPA内部的通用逻辑使用吗?
2020-6-10 11:18:54 评论

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嗨@jsmithsrc,
EMCCLK不是专用时钟引脚,因此不能使用FPGA的时钟专用路径。
建议不要使用EMCCLK来驱动内部逻辑。
如果您仍想使用它,请检查此线程
https://forums.xilinx.com/t5/7-Series-FPGAs/Using-EMCCLK-as-a-clock-source/td-p/559570。
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请不要忘记回复或给予Kudos或将其标记为接受的解决方案。
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2020-6-10 11:29:56 评论

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好的,那么用户指南描述不准确?
当Bank 0上的CCLK引脚由外部主机驱动时,STARTUPE3 CFGCLK引脚的输出是否有效?
这似乎与声明“输出仅在配置期间处于活动状态且在启用持久性的主模式下处于活动状态”相矛盾
2020-6-10 11:43:31 评论

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