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[问答] 请问GCLK引脚可以用作时钟输出吗?
64 CLK
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大家好,
就我而言,GCLK用于clk输入。
我可以将它用于clk输出吗?
谢谢。
最好的祝福。
0
2020-6-5 16:48:16   评论 分享淘帖 邀请回答
4个回答
输出时钟信号的首选方法是使用ODDR原语,将两个数据输入设置为常数1和0。
阿德里安
请在询问之前先查询您的问题。如果有人回答您的问题,请在“接受为解决方案”标记该帖子。
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2020-6-5 16:55:02 评论

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yjgao写道:
大家好, 
就我而言,GCLK用于clk输入。
我可以将它用于clk输出吗?
GCLK概念表明存在从引脚到全局时钟缓冲器的专用路径。
如果你不使用引脚作为时钟输入,那么它只是另一个引脚,它可以用于任何类型的输出。
时钟输出没有什么特别之处。
但是,您可能希望启用DCI系列终止。
----------------------------是的,我这样做是为了谋生。
2020-6-5 17:01:06 评论

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>就我而言,GCLK用于clk输入。
我可以将它用于clk输出吗?
每个FPGA系列都有一个引脚分布用户指南,描述每个引脚的功能。
引脚名称描述以“IO”标识开头,用作输入或输出。
如果引脚名称包含“GC”设计,则意味着它还可以连接到设备中的专用时钟资源,但它不会将功能仅限制为全局时钟输入。
Adrian还指出,您应该使用ODDR或ODDR2来驱动设备的时钟。
简单的拓扑结构如下所示。 
BUFG - > ODDR(时钟输入,D0 =逻辑_1,D1 =逻辑_0) - > OBUF
------您是否尝试在Google中输入问题?
如果没有,你应该在发布之前。太多结果?
尝试添加网站:www.xilinx.com
2020-6-5 17:11:55 评论

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是。
FPGA上没有专用的时钟输出。
2020-6-5 17:21:00 评论

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