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嗨，
我正在使用coregen的火箭IO GTP收发器向导来生成基于自定义协议的核心。 Device Virtex5 LXT。 暂时没有完整的corei只想使用序列化器和deseraializer。 我希望ser-des核心工作在2.5 GHz。 我使用了一个简单的包装器，它有clock，reset，tx＆amp; amp; rx串行信号用于环回，Tx并行数据输入和Rx并行数据输出。 我该如何设置约束？ 请建议如何进行时序收敛，即如何确保生成的内核工作在2.5GHz。 问候 CJ 
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5个回答
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当你说2.5 GHz时，你的意思是2.5 Gbps即线路速率。
您需要添加的唯一时序约束是TXUSRCLK，TXUSRCLK2，RXUSRCLK和RXUSRCLK2时钟周期限制。 如果这些是从DCM或PLL驱动的，那么对DCM / PLL的CLKIN源的约束将是唯一需要的约束，因为约束将通过DCM / PLL传播到输出端口。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com 在原帖中查看解决方案 |
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当你说2.5 GHz时，你的意思是2.5 Gbps即线路速率。
您需要添加的唯一时序约束是TXUSRCLK，TXUSRCLK2，RXUSRCLK和RXUSRCLK2时钟周期限制。 如果这些是从DCM或PLL驱动的，那么对DCM / PLL的CLKIN源的约束将是唯一需要的约束，因为约束将通过DCM / PLL传播到输出端口。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
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谢谢回复。
是的我的意思是2.5Gbps的线路速率。 关于相同的另一个查询。 我只使用完整的GTP双核心中的Serializer和Deserializer。 串行器的输入为10位（@ 250MHz），输出为1串行位（@ 2.5GHz）。 由于串行输出偏移0.4ns，我们如何实现从一个FPGA器件到其他FPGA器件的数据传输。（由于输出也来自片外）。 它是通过倾斜（同步时钟和数据）来实现的。 问候 Subhash C.J. |
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>我只使用完整的GTP双核心中的Serializer和Deserializer。
您将使用的不仅仅是这两个块。 >串行器的输入为10位（@ 250MHz），输出为1个串行位（@ 2.5GHz）。 同样，它将是1位@ 2.5 Gbps，设备中的任何设备都不会以2.5 GHz运行。 >由于串行输出偏移0.4ns，我们如何实现从一个FPGA器件到其他FPGA器件的数据传输。 比特时间在2.5 Gbps时为400pS，当你说“0.4nS”时，我不确定你指的是什么。 您似乎将标准并行总线术语与串行数据链接混淆。 MGT接收器将使用CDR技术来恢复时钟和数据。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
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只有小组成员才能发言，加入小组>>
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