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[问答] 有谁知道我可以在哪里获得自动校准电路的原理图或vhdl
46 VHDL
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我有一个EDK设计,它使用时钟发生器模块为我的电路生成时钟。
这个设计很好用。
但是,每当我从设计中移除自动校准电路时,我的DCM在启动后都不会锁定。
为什么会这样?
有没有什么办法解决这一问题?
有谁知道我可以在哪里获得自动校准电路的原理图或vhdl?
谢谢。
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2020-6-2 16:30:14   评论 分享淘帖 邀请回答
4个回答
jsmonson写道:我有一个EDK设计,它使用时钟发生器模块为我的电路生成时钟。
这个设计很好用。
但是,每当我从设计中移除自动校准电路时,我的DCM在启动后都不会锁定。
为什么会这样?
有没有什么办法解决这一问题?
有谁知道我可以在哪里获得自动校准电路的原理图或vhdl?
谢谢。 
您是否有明确的DCM重置?
----------------------------是的,我这样做是为了谋生。
2020-6-2 16:41:13 评论

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不,我没有。
但是当我使用自动校准电路时,我没有一个。
启动时,自动校准电路是否为DCM提供复位?
从理论上讲,如果你有一个板载(稳定)时钟,你应该不能将DCM复位接地,它应该仍然可以锁定吗?
2020-6-2 16:51:28 评论

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jsmonson写道:不,我没有。
但是当我使用自动校准电路时,我没有一个。
启动时,自动校准电路是否为DCM提供复位?
从理论上讲,如果你有一个板载(稳定)时钟,你应该不能将DCM复位接地,它应该仍然可以锁定吗?
V4数据表和指南指出DCM必须保持复位状态至少200 ms。
----------------------------是的,我这样做是为了谋生。
2020-6-2 17:03:23 评论

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启动后似乎不是这种情况。
2020-6-2 17:16:38 评论

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