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[问答] 无法将MIG设置为Ping-Pong PHY模式怎么办
53 DDR4 ddr
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你好
超级+ MPSoC设计。
基于64位PL的ddr4设计。
2017.1使用IP Integrator。
我试图将DDR接口设置为Ping-Pong PHY模式,而不是“控制器和物理层”。
无论我做什么,我都无法将Ping-Pong PHY模式作为选项出现在控制器/ PHY模式下拉框中(PG150似乎告诉我这样做)。
我错过了什么吗?
谢谢你的帮助。
0
2020-5-26 09:53:03   评论 分享淘帖 邀请回答
3个回答
你好@ clivewmwalker
看起来您正在使用MIG IP内部块设计。
尝试从块设计外的IP目录生成IP。
谢谢,迪皮卡.----------------------------------------------
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张贴。
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2020-5-26 10:08:36 评论

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嗨Deepika。
你是对的。
谢谢。
似乎我只能在非IP Integrator流中实例化DDR4 MIG时选择Ping-Pong PHY。
当使用AXI4接口时,Ping-Pong PHY模式也不可用。
想一想,我猜这两个“特征”是相关的。
我想核心需要2个AXI接口才能支持AXI4的Ping-Pong PHY?
这在概念上仍然可行,但显然更复杂。
我认为只是Xilinx还没有做到这一点呢?
我们是否知道Xilinx是否有任何解决方案?
只是好奇。
干杯
克莱夫
2020-5-26 10:19:49 评论

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嗨Deepika。
仍然担心。
根据NON-Ping-Pong PHY模式DDR接口,我有一个Ultrascale + IP Integrator .bd设计,它定义了有效的PL-DDR4引脚排列。
我使用字节规划器设置此引脚排列。
据我所知(通过阅读和论坛等),只有3个引脚需要重复用于Ping-Pong PHY支持:CSn,CKe和ODT。
我可以安全地将这些额外的引脚添加到我现有的非Ping-Pong PHY设计中吗?
在这种情况下,是否有重复引脚的推荐引脚位置?
还是有其他我不知道的针脚?
并且非Ping-Pong PHY引脚输出是否需要以其他方式改变(例如字节通道的定义等)还是仍然有效?
我可以在Ping-Pong PHY模式下使用非IPI内核构建设计,只是为了提取附加引脚的有效位置。
但我担心这很容易发生。
克莱夫
2020-5-26 10:34:59 评论

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