完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
嗨,我是FPGA设计的初学者。
在我的设计中,我应该实时地连接我的设计和Block内存。 正如我在数据表中看到的那样,vivado的Block ram有一个PORT选项。 基元输出寄存器& 核心输出寄存器。 我明白他们的角色是什么。 但数据表仅为存储器的输出端口提供了这些选项。 为什么块存储器没有Din(输入)的原始输出寄存器或核心输出寄存器? |
|
相关推荐
1个回答
|
|
这些是指内部嵌入式寄存器。
如果您想注册输入,可以使用BRAM块外部的寄存器。 Xilinx BRAM仅提供嵌入式输出寄存器。 如果输入寄存器没有可用性,那么BRAM可以使用此选项 谢谢和RegardsBalkrishan ----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”,以防它有助于解决您的查询。如果一个帖子引导到解决方案,请给予赞誉。 |
|
|
|
只有小组成员才能发言,加入小组>>
2134 浏览 7 评论
2590 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2063 浏览 9 评论
3135 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2166 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
399浏览 1评论
1503浏览 1评论
在使用xc5vsx95T时JTAG扫片不成功,测量TDO无信号输出
2164浏览 0评论
495浏览 0评论
1618浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-3-29 13:52 , Processed in 1.080183 second(s), Total 75, Slave 59 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 深圳华秋电子有限公司
电子发烧友 (电路图) 粤公网安备 44030402000349 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号