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电子发烧友论坛|
您好，我正在使用Zynq 7设备在Vivado上运行AXI UART 16550示例项目。
从AXI UART 16550 v2.0的文档中，Tx和Rx的FIFO深度为16个字节。 我修改了测试台，看看这是真的。 如果我写入超过17个字节的Tx保持寄存器，则不会传输超过16个字节。 我需要修改设计，以允许最多64字节的FIFO用于发送和接收。 在其他论坛问题/答案中，我看到人们说FIFO可以是64或甚至128字节深。 如何更改FIFO的深度？ 如果我更改上层fifo组件中的Generic DEPTH参数（srl_fifo_f），它似乎没有区别。 谢谢。 
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7个回答
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对于有此问题的任何人，都有一个答案记录，描述了如何使用IP并使用Vivado工具对其进行自定义。
您最终将IP转换为“用户管理”而不是由Vivado自动管理。 http://www.xilinx.com/support/answers/57546.html 中号 在原帖中查看解决方案 |
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谢谢你的回复。
我在rx和tx FIFO块中找到了这个深度参数，在srl_fifo_rbu_f.vhd文件中我将其更改为64.在我sythesize之后，我更改的文件已经从另一个位置重新加载，深度参数是 改回到16岁。 此外，在Vivado中打开时，srl_fifo_rbu_f.vhd文件被标记为只读。 我不得不在Vivado工具之外更改它。 似乎应该有一种使用Vivado工具配置此参数的方法，因为AXI UART 16550是Vivado的IP模块。 我是否必须从Vivado外部编辑此文件？ |
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喜
那是对的。 您应该对此文件夹进行备份，并根据Vivado之外的要求对其进行自定义。 --hs -------------------------------------------------- --------------------------------------------请注意 - 请注明 如果提供的信息有用，请回答“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K-- -------------------------------------------------- --------------------- |
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对于有此问题的任何人，都有一个答案记录，描述了如何使用IP并使用Vivado工具对其进行自定义。
您最终将IP转换为“用户管理”而不是由Vivado自动管理。 http://www.xilinx.com/support/answers/57546.html 中号 |
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mdenzin，
你能做到这一点吗？ 我已经和它一起玩了几天了，而且我运气不好。 我创建了一个用户管理的AXI_UART_2.0副本，我已经改变了RX和TX FIFO的C_DEPTH设置，并调整了（我认为）适当的（3 downto 0）参数（6 downto 0）。 没有合成。 抱怨Num_To_reread端口宽度。 你能给出的任何建议都会非常感激！ 本 |
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这是我所在的地方的拉链。
请注意，在FIFO增加之外还有一个小的变化 - 我将LSR.TEMT断开到外部端口引脚。 然而，这不是合成误差的地方。 axi_uart16550_v2_0_custom.zip 72 KB |
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你好，
这是我在另一个帖子中的答案： https://forums.xilinx.com/t5/BRAM-FIFO/Increase-FIFO-Size-in-AXI-UART-16550/m-p/793404#M3579 希望能帮助到你... 尔卡 请注意：如果提供的信息有用和/或给予Kudos一个帖子，请将答案标记为“接受为解决方案”。 谢谢！ |
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只有小组成员才能发言，加入小组>>
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