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[问答] 怎么做才能确保来自FPGA的信号在clk和数据之间具有正确的时序相位关系
44 FPGA 数据
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嗨,我需要通过FPGA内部的源同步信号,我该怎么做才能确保来自FPGA的信号在clk和数据之间具有正确的时序相位关系。
与输入的相同。
我可以复制两个输出。
请指教。
0
2020-5-22 14:19:26   评论 分享淘帖 邀请回答

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5个回答
@jumper_qb你有什么样的延迟要求?
- 如果提供的信息有用,请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。
2020-5-22 14:36:17 评论

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这不是那种实时案例。
所以我觉得有一定的延迟是好的..谢谢
2020-5-22 14:48:38 评论

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我不确定我们是否理解您的要求。
clk和数据进入FPGA - 它们具有已知的时序关系。
你需要生成绕过的clk和数据,让我们称它们为clk1和data1作为第一组,clk2和data2作为第二组。
你究竟需要什么?
您是否希望clk1和clk2与clk完全同相,或者您不关心clk和clk1 / clk2之间的相位关系。
如果你需要前者,那么这很难做到。
我会假设你正在寻找后者。
如果您正在寻找clk1和data1之间存在的“精确”相同的时序关系,那么这是不可能的。
一旦我们使用clk对FPGA内部的数据进行采样(将其返回到同步内部信号集),clk和数据之间的相位关系就不再相关了 - 在采样期间,要么是满足时序要么是没有 - 确切的
时间关系不能再被观察到了。
所以你不能(至少不是简单的采样)测量clk /数据时序关系,因此你无法重现它。
但是,您对clk1 / data1和clk2 / data2之间的关系有相当大的控制权。
因此,如果您知道您需要静态关系(即您可以指定您需要的定时关系 - 比如输出的最小和最大时钟),那么可以设计一个时钟/输出方案来生成这个。
而且,正如@muzaffer所说,我们需要了解数据进入和数据1和数据2之间是否存在最大延迟。
Avrum
2020-5-22 15:01:10 评论

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嗨avrumw, 
首先,非常感谢您的回复。
请检查我的答案。
我不确定我们是否理解您的要求。
clk和数据进入FPGA - 它们具有已知的时序关系。
你是对的
你需要生成绕过的clk和数据,让我们称它们为clk1和data1作为第一组,clk2和data2作为第二组。
你究竟需要什么?
您是否希望clk1和clk2与clk完全同相,或者您不关心clk和clk1 / clk2之间的相位关系。
如果你需要前者,那么这很难做到。
我会假设你正在寻找后者。
你是对的。
如果您正在寻找clk1和data1之间存在的“精确”相同的时序关系,那么这是不可能的。
一旦我们使用clk对FPGA内部的数据进行采样(将其返回到同步内部信号集),clk和数据之间的相位关系就不再相关了 - 在采样期间,要么是满足时序要么是没有 - 确切的
时间关系不能再被观察到了。
或许,我这样说,我希望即将出现的clk1和data1应该具有正确的相位重放,以便下次接收时可以将其作为与clk&数据相同的重新调整进行采样。
为了纠正数据样本,我需要多少阶段,1或2?
我是否应该始终将IOB设置为制作IO库中的第一阶段DFF?
谢谢
所以你不能(至少不是简单的采样)测量clk /数据时序关系,因此你无法重现它。
但是,您对clk1 / data1和clk2 / data2之间的关系有相当大的控制权。
因此,如果您知道您需要静态关系(即您可以指定您需要的定时关系 - 比如输出的最小和最大时钟),那么可以设计一个时钟/输出方案来生成这个。
而且,正如@muzaffer所说,我们需要了解数据进入和数据1和数据2之间是否存在最大延迟。
2020-5-22 15:18:29 评论

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或许,我这样说,我希望即将出现的clk1和data1应该具有正确的相位重放,以便下次接收时可以将其作为与clk&数据相同的重新调整进行采样。
为了纠正数据样本,我需要多少阶段,1或2?
我是否应该始终将IOB设置为制作IO库中的第一阶段DFF?
谢谢
同样,这个陈述/问题毫无意义;
重新读取我之前的响应...除了尝试使用FPGA的时钟和I / O资源手动复制发送设备的时序之外,您不能“重现”输入的时序关系;
使用发送器的数据表来确定它给出的时序关系,然后在FPGA中设计一种具有“相似”特性的机制。
无论它采用何种机制,它几乎肯定会涉及IOB触发器(和/或ODDR触发器)......
延迟(触发器的数量)与输出的时序关系无关。
Avrum
2020-5-22 15:32:43 评论

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