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[问答] 在我的约束文件中,vivado如何将大写字母改为小写字母
7 vivado
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正如它在tittle中所说,当我使用Vivado 2016.1时。
vivado做了不完整的事情。
Fist.it在我的约束文件中将someuppercase改为小写,这个动作导致我的constain bacome unusebale。
喜欢这个:
我原来是这样的:
set_property PACKAGE_PIN K3 [get_ports SWDIOTMS] set_property IOSTANDARD LVCMOS33 [get_ports SWDIOTMS]
但Vivado将其改为
set_property packge_pink3 [get_ports swdiotms] set_propertyiostandard lvcmos33 [get_ports swdiotms]
在时间常数方面更像这样
我创建了一个时钟名称HF_CLK,但它将其更改为hf_clk,但我使用HF_CLK作为下一个constain的源时钟。
这个问题导致我的项目混乱。
每次运行我的项目时,我都必须逐个检查每个大写字母。
你懂?
每次!
逐个!!!
请问,有人解决这个问题吗?
0
5 天前   评论 分享淘帖 邀请回答
3个回答
嗨@yinyadong,
您使用的是VHDL还是Verilog?
如果您使用的是Verilog,您可能需要阅读UG901 p224:
Case SensitivityVivado综合支持Verilog区分大小写,尽管可能存在名称冲突。•由于Verilog区分大小写,因此通过更改大小写,模块,实例和信号的名称在某种程度上是独特的。
°Vivado综合可以合成一种设计,其中实例和信号名称仅通过大写来区分。
当模块名称仅以大小写不同时,Vivado综合错误。•不要仅依靠大写来使对象名称唯一。
单独的资本化可能会导致混合语言项目出现问题。
- >检查项目目标语言是否为Verilog。
问候,
弗洛朗
FlorentProduct应用工程师 - Xilinx技术支持EMEA ------------------------------------------
--------------------------------------------------
----------------------------不要忘记回复,kudo,并接受作为解决方案。
是的,我的项目目标语言是Verilog。
但是所有的名字都是独一无二的,其中只有一些是大写的。实例和信号名称不仅有大写字母而且有单词字母不同
对不起,我要请IT部门进行更新。
可能需要几天时间

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