发 帖  
原厂入驻New
TMS320C6748 upp通信问题如何解决
120 TMS320C6748 FPGA
分享
[tr]TMS320C6748使用ti Sys/bios,系统时钟456MHz,FPGA每隔1ms向DSP发送长度为30字节的数据(其中有4字节表示数据帧序号),FPGA发送时钟为50MHz,DSP进入EOW中断后 在读取接收数据之前调用cache_inv()进行cache一致性操作。FPGA发送数据的序号为1,2,3,4,5,6,7,8,9,10,依次递增,但DSP会收到重复序号的数据并且会丢失一组数据如:1,2,3,4,4,6,7,8,....。请教各位大神这是什么原因导致的。


[/tr]
0
2020-5-20 15:27:55   评论 分享淘帖 邀请回答
2个回答
参考提供的例程自己写的。FPGA先发送30字节的upp数据(周期为1ms),DSP接收upp数据使用中断方式,10us后FPGA再通过GPIO产生一个的中断(周期也是1ms),在1ms中断中需要用到DSP接收的upp数据,FPGA重复发送upp数据和产生1ms中断。1ms中断和upp接收中断优先级分别为8和9,1ms设置为不可被任何中断打断,upp中断设置为不可被自己打断。
2020-5-20 15:41:50 评论

举报


参考提供的例程自己写的。FPGA先发送30字节的upp数据(周期为1ms),DSP接收upp数据使用中断方式,10us后FPGA再通过GPIO产生一个的中断(周期也是1ms),在1ms中断中需要用到DSP接收的upp数据,FPGA重复发送upp数据和产生1ms中断。1ms中断和upp接收中断优先级分别为8和9,1ms设置为不可被任何中断打断,upp中断设置为不可被自己打断。
2020-5-20 15:50:41 评论

举报

只有小组成员才能发言,加入小组>>

50个成员聚集在这个小组

加入小组

创建小组步骤

关闭

站长推荐 上一条 /7 下一条

快速回复 返回顶部 返回列表