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[问答] 使用V4 FPGA从CMOS接收LVDS数据
173 xilinx LVDS CMOS
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嗨,
每个人,我都使用V4 FPGA从CMOS接收LVDS数据。
同时,CMOS输出一个LVDS时钟资源'dck'作为同步时钟。数据在上升沿和下降沿传输,如下图所示。
我清楚地知道在verilog HDL中写“always @(posedge dck或negedge dck)”是错误的。
但是,我必须在“dck”的两个边缘进行采样。
我不能写两个总是块,总是@(posedge dck)...总是@(negedge dck)...因为它会很麻烦。
请问怎么办?
此致敬礼!(信件结束语,
Jacie Wu
0
2020-4-20 10:21:22   评论 分享淘帖 邀请回答

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4个回答
嗨,Tud,谢谢你的快速回复!
我想你的答案对我很有帮助。
我会仔细阅读。
在原帖中查看解决方案
2020-4-20 10:27:22 评论

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嗨,
您可以使用IDDR:
http://www.xilinx.com/support/documentation/user_guides/ug070.pdf(第323页ff。)
最好,
斯蒂芬
2020-4-20 10:37:52 评论

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嗨,Tud,谢谢你的快速回复!
我想你的答案对我很有帮助。
我会仔细阅读。
2020-4-20 10:43:14 评论

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tud,对不起。
我会接受你的答案作为解决方案。
我点击了我的回复。
我很抱歉。
操作无法取消。
2020-4-20 10:56:57 评论

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