8127的内存配置系统启动不了

这儿有一个1G的配置：
http://e2e.ti.com/support/dsp/davinci_digital_media_processors/f/716/t/269404.aspx

非常感谢楼上的回复.我仔细看了下,我觉得rdk下的配置应该是没有问题的.
var DDR3_ADDR                = 0x80000000;
var DDR3_SIZE                = 1 * GB;
var DDR3_ADDR_256_REG0_START = 0x80000000;
var DDR3_ADDR_256_REG0_END   = 0xA0000000;

var DDR3_ADDR_256_REG1_START = 0xA0000000;
var DDR3_ADDR_256_REG1_END   = 0xC0000000;


var OCMC0_ADDR                 = 0x40300000;
var OCMC1_ADDR                 = 0x40400000;
var OCMC_SIZE                  = 256*KB;

/* first 512MB */
var LINUX_SIZE                 = 266*MB;
var CMEM_SIZE                  = 64*MB
var SR1_SIZE                   = 60*MB;
var VIDEO_M3_CODE_SIZE         = 3*MB;
var VIDEO_M3_DATA_SIZE         = 14*MB;
var DSS_M3_CODE_SIZE           = 2*MB;
var DSS_M3_DATA_SIZE           = 22*MB;
var DSP_CODE_SIZE              = 10*MB;
var DSP_DATA_SIZE              = 71*MB;
/* second 512MB */
var TILER_SIZE                 = 128*MB; /* Reducing this to fix Vid Frame Alloc failures. Need to fix */ /* MUST be aligned on 128MB boundary */
var SR2_FRAME_BUFFER_SIZE      = 105*MB + 256*MB;
var SR0_SIZE                   = 16*MB;
var HDVPSS_DESC_SIZE           = 2*MB;
var HDVPSS_SHARED_SIZE         = 2*MB;
var NOTIFY_SHARED_SIZE         = 2*MB;
var REMOTE_DEBUG_SIZE          = 1*MB;
想请教下如果使用1G的内存(RDK3.5), 关于U-Boot这边的修改, 除了下述的地方, 是否还有别的地方要修改的呢?或者下面的配置是否有修改的地方呢?
/**
 * Physical Memory Map
 */
#define CONFIG_NR_DRAM_BANKS        2        /* we have 2 banks of DRAM */
#define PHYS_DRAM_1            0x80000000    /* DRAM Bank #1 */
#define PHYS_DRAM_1_SIZE        0x20000000    /* 512 MB */ //
#define PHYS_DRAM_2            0xA0000000    /* DRAM Bank #2 */
#define PHYS_DRAM_2_SIZE        0x20000000    /* 512MB */
/*
 * TI814X PG1.0 DMM LISA MAPPING
 * Two 256MB sections with 128-byte interleaved(hole in b/w)
 */
#define PG1_0_DMM_LISA_MAP__0        0x0
#define PG1_0_DMM_LISA_MAP__1        0x0
#define PG1_0_DMM_LISA_MAP__2        0x805C0300
#define PG1_0_DMM_LISA_MAP__3        0xA05C0300

/*
 * TI814X PG2.1 DMM LISA MAPPING
 * 1G contiguous section with 128-byte interleaving
 */
#define PG2_1_DMM_LISA_MAP__0        0x0
#define PG2_1_DMM_LISA_MAP__1        0x0
#define PG2_1_DMM_LISA_MAP__2        0x805C0300
#define PG2_1_DMM_LISA_MAP__3        0xA05C0300

/*
 * TI813X  DM385 DMM LISA MAPPING
 * 1G contiguous section with no interleaving
 */
#define DDR3_DMM_LISA_MAP__0        0x0
#define DDR3_DMM_LISA_MAP__1        0x0
#define DDR3_DMM_LISA_MAP__2        0x0
#define DDR3_DMM_LISA_MAP__3        0x80600100

您好，请问这个问题有解决吗？目前我也遇到了类似问题，如果有解决的话，还望指教，非常感谢!

你好，
  请参考DVRRDK里面的《DM81xx_DVR_RDK_Memory_Map》文档。

Louis
您好！ 
按照那个文档要求配置，基本上跟此贴楼主配置是一样的，才出现了跟楼主一样的问题
我测试了一下DDR读写
往0x9000 0000写0xaaaa5555
对应0xB000 0000读取的数据也为0xaaaa5555
说明两段DDR映射的地址有问题
麻烦您指点一下
非常感谢！

如果是DDR的映射问题的话，你可以查一下UBOOT的那一组LISA寄存器。
以下链接供参考：
http://processors.wiki.ti.com/index.php/EZSDK_Memory_Map

已解决，是DSP cache配置不对导致的

你好，我也遇到跟你同样的问题，我是4块256M的DDR。现在0xA0000000~0xB0000000（256M）内存不可用，你说的DSP cache具体是要改uboot什么地方呀？

Wei Zhimin，
不可用是哪个核不能正确访问，是A8，M3，还是DSP，还是所有的核?
LISA寄存器，bld文件，AMMU配置等请确认都正确修改。

你好，我按照上面的一些改动，更改了以下代码：
       uboot部分：1.ti8148_ipnc.h

2.ddr_defs_ti814x.h

RDK3.5 应用层：1.config_1024M.bld

2.FC_RMAN_IRES_c6xdsp.cfg

做了以上更改后，程序也可以正常跑起来不报错。
但是在uboot命令行输入：
mw 0x9000 0000  0xaaaa5555
对应0xB000 0000读取的数据也为0xaaaa5555
mw 0x8000 0000 0x22224444
对应的0xA000 0000读取的数据也为0x22224444
说明两段DDR映射的地址有问题，是不是DDR的地址线要改动一下？

• 
  

你好，
我问一下，我的dm8127板子以前用的是2块256M的DDR，现在改用了4块256M的DDR，请问需要按照：
DDR SW leveling
http://processors.wiki.ti.com/index.php/TI814x-DDR3-Init-U-Boot
上面进行修改吗？
还是只需要按照我上一贴说的那样改动？

  LISA_MAP__2  0x80540300
LISA_MAP__3 0x80540310

你好，
我后来按照DM814x TRM文档里将DMM_LISA_MAP寄存器配置为：
LISA_MAP__2  0x80640300
LISA_MAP__3  0xA0640300
就好了，测试没有什么问题。再次感谢你！

  7-0 SDRC_ADDR 0h SDRAM controller address MSB

什么意思  我遇到相同的问题 能帮忙看下么