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你好,
我目前正在为我的Zynq 7020 FPGA做一个RTL引脚规划。 我有一个非常基本的问题。 我在PL EMI上的PS和AXI EMC v3.0 ip核心上只有很少的接口。 在合成之前,我可以为此IP核进行引脚规划吗? 另请告诉我针脚规划的整个步骤。 |
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3个回答
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S,
示例板文件很有用:看一下板子(Zybo,Zynq ZC702,ZC706等)。 加载示例设计,检查原理图和约束文件。 然后,您将看到如何分配IO物理连接(封装引脚)。 在您自己的电路板设计中,请尝试按照示例(尝试为相似的功能分配相同的引脚)。 这些工具会告诉您是否无法选择(不能使用引脚)。 Austin Lesea主要工程师Xilinx San Jose |
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非常感谢您的回复。
我可以检查一个示例设计,但是在我的项目中,我还没有在RTL中创建任何设计。 我需要对PS和AXI EMC v 3.0IP内核上的资源进行预RTL引脚规划。 在编写rtl设计文件时,是否要完成针脚规划? |
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S,
通常,引脚规划最好在RTL完全写入后进行,并进行正确模拟。 专用引脚(电源,接地,配置,收发器,处理器[Zynq])在RTL之前分配,但最好的结果是让工具将IO放在开头。 强制IO到引脚可能会导致时序问题和次优设计。 Austin Lesea主要工程师Xilinx San Jose |
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只有小组成员才能发言,加入小组>>
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