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大家好 ,
我想创建一个自定义的冷杉过滤器,但我没有足够的知识来设计它。 所以我可以访问vivado的fir编译器vhdl代码,这可以帮助我理解流接口和自定义IP块的方法。 我有一个简单的冷杉过滤器的vhdl,我想在zedboard上实现它。 我知道我需要一个Stream Slave和一个Stream Master作为块,但我不知道如何将vhdl代码插入到Zynq的架构中。 请帮帮我 。 信号a,b,c:std_logic_vector(C_M_AXIS_TDATA_WIDTH-1 downto 0):=(其他=>'0'); 信号y:std_logic_vector(34 downto 0):=(其他=>'0'); 信号k1:std_logic_vector(2 downto 0):=“011”; 信号k2:std_logic_vector(2 downto 0):=“010”; - 在这里添加用户逻辑 开始 - 用户逻辑结束 - 在这里添加用户逻辑 处理(X,M_AXIS_ACLK) 开始 if(M_AXIS_ACLK ='1')和(M_AXIS_ACLK'event) 然后 - VerzögerungvonInputsignale bei jedem clockTakt C 谢谢 houssem |
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3个回答
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您可以使用自定义外围设备选项http://zedboard.org/content/creating-custom-peripheralhttp://www.fpgadeveloper.com/2014/08/creating-a-custom-ip-block-in-vivado。
htmlhttp://japan.xilinx.com/direct/ise7_tutorials/import_peripheral_tutorial.pdf 谢谢和RegardsBalkrishan ----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”,以防它有助于解决您的查询。如果一个帖子引导到解决方案,请给予赞誉。 |
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你好@ houssem1992,
为什么不使用将在Vivado的IP catlog中出现的FIR编译器LogicCORE IP。 查看产品IP指南: http://www.xilinx.com/support/documentation/ip_documentation/fir_compiler/v7_2/pg149-fir-compiler.pdf 生成IP后,Vivado将创建其实例化模板,该模板可用于在任何Vivado设计中实例化此IP。 --Syed -------------------------------------------------- -------------------------------------------------- --------------------------------------请将帖子标记为答案“接受为解决方案” 以防它有助于解决您的查询。 如果帖子引导到解决方案,请给予赞誉。 -------------------------------------------------- -------------------------------------------------- -------------------------------------- -------------------------------------------------- -------------------------------------------请注意 - 请标记答案 如果提供的信息有用,请“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢Kudos .------------------------ -------------------------------------------------- ------------------- |
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我没有Fir编译器,我想在SDK中测试我的IP块,因为在这一步之后我将实现一个自适应滤波器。
所以如果有人帮我用vhdl或verilog在vivado中编写一个简单的fir过滤器的代码,那将会非常有帮助。 用于输入和主流的从流的块用于输出。 我写了一个代码,但是当我在SDK中测试时,我总是遇到问题。 这是我想在Zedboard上实现它的过程。 处理(X,M_AXIS_ACLK) 开始 if(M_AXIS_ACLK ='1')和(M_AXIS_ACLK'event) 然后 C 谢谢 houssem |
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只有小组成员才能发言,加入小组>>
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