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好久不好意思！
从未与CPLD合作过。 拥有ME学位的爱好者。 问题：死音频器件。 跟踪它从XC9536的输出引脚上发出的坏数据选通信号。 背景：拥有制造商提供的ABEL和JEDEC文件。 他们不知道我的单位是否有相同的版本。 读取ABEL文件显示三个输入和一个与输出相关的逻辑节点。 所有输入都正常，输出引脚乱码/失真信号。 电路板上的JTAG端口。下载了带有iMPACT的Webpack 4.3，用于处理旧式ABEL文件。 购买了USB平台电缆和一些XC9536芯片。 在WebPack 4.3（或10.1）中编译ABEL文件与提供的.jed文件不完全匹配。 差不多。 攻击计划： 1.读取芯片引入.jed文件与提供的版本进行比较。 2.擦除芯片并尝试使用从坏板载芯片上传的相同文件重新擦除芯片。 如果没有工作， 3.擦除芯片并尝试使用制造商提供的.jed文件。 如果没有工作， 4.擦除芯片并尝试使用4.3生成的.jed文件。 如果没有工作， 5.如果文件看起来很好，则更换芯片并从第2项开始，否则第3项。 问题： 没有或知道这些东西是如何工作的，是否有可能重新燃烧船可能会修复它？ 他们会失去编程吗？ 如果它说一个坏节点，重新运行稍微不同的.jed文件可能会工作，在内部重新路由逻辑？ 我是否可能从糟糕的板载芯片上获得良好的代码？ 浪费时间搞乱坏芯片，只需更换并使用mfg的.jed文件？ 我讨厌尝试从板上拉出一个大的SMD，如果我没有必须更换它，只做一次。 我还可以将输出引脚重新分配给ABEL文件中未使用的引脚，并尝试使用外部接线进行一些削波引线重新路由，因为坏的引脚旁边有一个未使用的输出引脚。 再次，浪费时间？ 建议最受欢迎！ 这是一件昂贵的装备，否则不会弄乱它...... 
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8个回答
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祝你好运。
把事情定位到一个引脚做得很好。 你有设备编程的工具吗？ 你问过制造商他们是否能卖给你一个程序设计的芯片， 芯片不会丢失程序， 特别是这些较旧的部件，与新的东西相比，它们非常坚固。 检查芯片上的电源，如果它们很低，可能会导致芯片错过。 如果你想要芯片，不要读它或尝试重新使用它， |
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约翰博士：
非常感谢你的回复。 我正在等待USB程序员到达，还有其他东西。 制造商不再支持该设备，因为它是2003年份的葡萄酒，但他们非常友好地提供.abl / .jed文件。 >>芯片不会丢失那些程序，特别是这些较旧的部件，与新的东西相比它们非常坚固。 谢谢，这是我想知道的一件事; 我预计情况就是如此。 电源引脚和输入（和输出）信号都很好。 Pin 19输出上只有坏信号，请参见附件。 我确定这是问题所在。 |
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再次感谢您的帮助。
毫无疑问，我不知道自己在做什么。 所讨论的引脚的ABEL代码的相关部分如下。 ======================= “输入引脚”cs4bpin 35;“低电平有效DSP片选 - CS4clk25pin 5;”来自CPU的25.17 MHz时钟 “输出引脚”dsack1bpin 19;“低电平有效数据选通应答” “nodeswait_statenode; 方程式“DSACK1b主动否定 wait_state.clk =！clk25; ！wait_state：=！cs4b; dsack1b.oe = cs4b＆amp; ！wait_state; dsack1b = 1; ======================= 第一张照片是25 MHz时钟。 第二个是具有方程式的唯一输入引脚的时钟。 剩下的就是我在输入和输出引脚上看到的样本。 从等式可以看出，输出应该基于cs4b输入的状态在时钟信号处选通。 这不正确吗？ |
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如果我让我健康，我很害怕。
这个电路正在做的是在时钟的下降沿从cpu注册芯片选择。 当芯片结构高且注册芯片选择低时，输出使能有效。 即它在芯片选择的上升沿产生一个时钟脉冲，一个25.17 MHz宽的时钟（abotu 40 ns） 这是关于我在fith情节中看到的内容。 它是一个输出使能，因此输出被驱动为零，并且有某种上拉可以再次将信号拉回来。 我给信号90％的机会是正确的。 抱歉。 |
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照片3和4只是范围效果。
你看到的脉冲是40 ns范围内的脉冲，你的范围分辨率是100 us， 范围很幸运，有任何脉冲的采样和显示， 数字示波器的乐趣， 所有痕迹都是相同的强度， 正弦波覆盖时钟的迹线是范围效应的另一个例子， |
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方程式“DSACK1b主动否定
wait_state.clk =！clk25; ！wait_state：=！cs4b; dsack1b.oe = cs4b＆amp; ！wait_state; dsack1b = 1; CPLD与哪个处理器交谈？ 一个68000型的东西？ dsackb信号为漏极开路且低电平有效。 它通常作为线或信号连接，这意味着多个从器件可以存在于总线上，并且它们都共享数据总线确认。 当没有从机处于活动状态时，上拉确保dsack关闭（高电平）。 当从器件对其地址进行解码时，它会将dsack拉低，并且CPU接受此作为确认。 看起来它的输出使能在等待状态之后被断言。 输出使能应将dsackb信号拉低，但信号被分配为'1'，这很奇怪，因为这意味着应答被驱动为高电平。 在某处有另一个等式，还是dsack以某种方式在引脚处反转？ 无论如何，您还必须记住，当您查看具有窄（数十或数百纳秒）脉冲宽度的信号时，必须适当地设置'示波器的水平显示。 您无法查看每箱100 us的信号，并希望看到任何有用的信号。 您试图修复的小发明实际上有什么问题？ ----------------------------是的，我这样做是为了谋生。 |
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bassman59：
非常感谢你的答复。 如果你是贝司手，那么这个装备就是Kurzweil KSP8效果器。 它非常缓慢地启动，然后将运行它的常规，再次超速。 Allsignal处理是inop，但您可以浏览不同的屏幕。 运行程序循环时，可能需要几毫秒才需要20秒。 虽然我没有适当的工具（或知识）来进行明确的调试，但我正在使用我手边的东西来寻找一些明显的肮脏或不协调。 时钟看起来都很棒，我在任何设备上都找不到任何其他的引脚，我看到并拍下了具有令人讨厌的信号的单元。 其他一切都像你期望的数字信号一样干净利落。 该引脚上的5 V线路上有一个10 k的上拉电阻。 该引脚转到摩托罗拉68331，看起来是2个用于总线的大型复用单元，以及6个DSP芯片。 路径中没有其他缓冲区或逆变器。 快到今天，我收到了我的USB编程器。 我对XC9536进行了校验和，确定芯片上的校验和值与校验和文件相差一位。 我用JEDEC代码重新打开了它，它让这个单元变得生动。 有点。 它现在实时运行代码，但是DSP单元被加扰并且输出到音频模拟输出。 19针的输出对我来说仍然是完全可疑的，并且与单元中的任何其他数字信号不同。 我不敢相信这里没有问题，特别是因为它确实失去了一些编程。 计划是明天拉动芯片并重新加载代码。虽然它已经退出电路，但是要检查10k电阻的值。 信号需要如此长时间才能重置为5 VDC电平的方式几乎看起来像是一个太大的值。 我仍然认为这是CPLD变坏了。 我们拭目以待。 |
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啊，关于方程式的问题，发布的代码是该引脚或定位节点的唯一方程式。
我发现= 1也很奇怪，但我只用C编程。 CPLD代码对我来说有点神秘，因为我没有做过任何事情，但我几乎可以跟踪正在发生的事情。 |
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只有小组成员才能发言，加入小组>>
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