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[问答] 在FPGA上测试行为不正确
134 xilinx FPGA
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大家好,
我正在努力实现一个纠错算法,并使算法合成并实现成功,时钟频率为100 MHz。
我正在使用Vivado 2014.2,当我运行“已实现的设计:报告时序摘要”时,它告诉我最坏的松弛是积极的(我的理解是这意味着我没有时间问题)。
但是,当我在FPGA测试它时,它的行为不正确。
如果我在50 MHz的时钟频率下合成并实现相同的设计,它表现得更好但仍然不正确。
如果我以15 MHz的时钟频率合成并实现相同的设计,我会得到预期的结果。
显然我做错了什么,但我不确定它是否在我的设计中,就像我用Vivado测试我的时间或两者的组合。
有没有人有任何提示,为了解决这里发生的事情?
我应该做更彻底的时间测试吗?
我的代码是否有任何特殊问题需要我查找?
我还没有设法将问题分解为少量的代码,所以我为无法提供这个问题的设计示例而道歉。
干杯,
0
2020-3-19 08:47:03   评论 分享淘帖 邀请回答

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9个回答
本,
如果我正确地猜测,你正在限制目标频率(100MHz,50MHz,15MHz)的设计,并且满足每次激励。
如果是这种情况,你的问题很可能不是时间,而是逻辑,作为时钟频率的函数。
2020-3-19 08:56:57 评论

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不要忽视同步逻辑的异步输入未正确同步的可能性。
这种问题不会出现在逻辑模拟或静态时序分析中。
- 鲍勃埃尔金德
签名:新手的自述文件在这里:http://forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结:1。
阅读手册或用户指南。
你读过手册了吗?
你能找到手册吗?2。
搜索论坛(并搜索网页)以寻找类似的主题。
不要在多个论坛上发布相同的问题。
不要在别人的主题上发布新主题或问题,开始新的主题!5。
学生:复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。
提供有用的详细信息(请与网页,数据表链接).7。
您的代码中的评论不需要支付额外费用。
我没有支付论坛帖子的费用。
如果我写一篇好文章,那么我一无所获。
2020-3-19 09:10:59 评论

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我正在使用“时钟向导”IP块来创建时钟信号。
这会产生我的时钟限制。
我的理解是,如果我满足时序意味着有足够的时间让信号在每个时钟周期内稳定到一个恒定值。
如果是这种情况,那么降低时钟频率应该没有效果,因为它只是延长了这段时间。
所以我想我的问题是我能做些什么让我的逻辑成为时钟频率的函数?
我试图保持表格的所有逻辑:

signalA
2020-3-19 09:30:43 评论

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非常感谢您的帮助。
我将尝试看看我是否可以在时序仿真中发现这些问题。
2020-3-19 09:48:40 评论

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我将尝试看看我是否可以在时序仿真中发现这些问题。
处理不当的异步输入不会出现在时序仿真中。
- 鲍勃埃尔金德
签名:新手的自述文件在这里:http://forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结:1。
阅读手册或用户指南。
你读过手册了吗?
你能找到手册吗?2。
搜索论坛(并搜索网页)以寻找类似的主题。
不要在多个论坛上发布相同的问题。
不要在别人的主题上发布新主题或问题,开始新的主题!5。
学生:复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。
提供有用的详细信息(请与网页,数据表链接).7。
您的代码中的评论不需要支付额外费用。
我没有支付论坛帖子的费用。
如果我写一篇好文章,那么我一无所获。
2020-3-19 09:55:12 评论

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目前我与外界的所有通信都是通过JTAG-AXI IP块进行的,所以我认为我不应该有任何异步输入。
2020-3-19 10:10:22 评论

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目前我与外界的所有通信都是通过JTAG-AXI IP块进行的,所以我认为我不应该有任何异步输入。
你是说你的设计中的所有逻辑都是用一个时钟计时的,你的设计没有任何输入?
- 鲍勃埃尔金德
签名:新手的自述文件在这里:http://forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结:1。
阅读手册或用户指南。
你读过手册了吗?
你能找到手册吗?2。
搜索论坛(并搜索网页)以寻找类似的主题。
不要在多个论坛上发布相同的问题。
不要在别人的主题上发布新主题或问题,开始新的主题!5。
学生:复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。
提供有用的详细信息(请与网页,数据表链接).7。
您的代码中的评论不需要支付额外费用。
我没有支付论坛帖子的费用。
如果我写一篇好文章,那么我一无所获。
2020-3-19 10:22:37 评论

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是的,有一个时钟,唯一的输入是通过JTAG-AXI块。
2020-3-19 10:31:49 评论

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似乎jtag-axi块包括tck和aclk之间的同步。
确保您使用的是jtag-axi的XDC(再次检查),并确保正确约束aclk。
确保设计中的所有模块都使用连接到AXI主设备的aclk引脚的时钟。
也许甚至可以在这里发布你的时间总结报
- 如果提供的信息有用,请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。
2020-3-19 10:48:16 评论

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