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[问答] 在Verilog IP创建的IP项目中实例化VHDL costum IP
79 xilinx Verilog HDL
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嗨,
我将通过Vivado定制我的所有者IP。
如果我在Vivado中使用AXI接口创建和打包IP时选择verilog作为HDL,那么我可以在用户逻辑部分中实例化由VHDL创建的IP吗?
谢谢。
0
2020-3-16 07:51:13   评论 分享淘帖 邀请回答

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4个回答
您好,是的,您可以在VHDL项目中实例化自定义IP。谢谢,Vinay
--------------------------------------------------
------------------------------------------您是否尝试在Google中输入问题?

如果没有,你应该在发布之前。
此外,MARK这是一个答案,以防它有助于解决您的查询/问题。给予帮助您找到解决方案的帖子。
在原帖中查看解决方案
2020-3-16 07:56:33 评论

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您好,是的,您可以在VHDL项目中实例化自定义IP。谢谢,Vinay
--------------------------------------------------
------------------------------------------您是否尝试在Google中输入问题?

如果没有,你应该在发布之前。
此外,MARK这是一个答案,以防它有助于解决您的查询/问题。给予帮助您找到解决方案的帖子。
2020-3-16 08:02:03 评论

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你甚至可以在IP包装器和放大器中使用混合的VHDL / Verilog IPsee文件选项卡。
不同的repositoriy选项
G.W.,NIST - 时间频率计量
2020-3-16 08:11:54 评论

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http://forums.xilinx.com/xlnx/board/crawl_message?board.id=EDK&message.id=30774
谢谢和RegardsBalkrishan -----------------------------------------------
---------------------------------------------请将帖子标记为
一个答案“接受为解决方案”,以防它有助于解决您的查询。如果一个帖子引导到解决方案,请给予赞誉。
2020-3-16 08:31:15 评论

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