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比较器将网线传输过来的差分信号转为单端信号,该信号时钟频率为100M,电平标准能满足FPGA的输入电平标准,波形质量尚可。
单端信号直接连接到FPGA,现在如果想用FPGA直接采集,应该怎么处理呢,是当作异步信号直接打拍吗,过采样的话时钟频率不够。 时钟恢复目前来不及实现。 |
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1个回答
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网线是差分信号,FPGA有对应的IP核(SGMII)来处理。收发的处理过程属于加串/解串,即serdes信号处理。IP核处理完成后变成Verilog可以处理的信号0/1.
GTX/SRIO/AURORA/PCIE/SGMII/MIPI等,都属于serdes信号。信号加串后,其通信速率800Mbps~nGbps,它不能通过普通IO口处理,必须通过serdes专用引脚处理。你说的100MHz是它的参考时钟,内部有锁相环倍频。 serdes信号编码有多种格式,常见8b/10b(低速)~128b/130b(高速)。 |
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3 条评论
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