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[问答] 使用Vivado和VREF进行项目编译后,VCCO=2.5V
181 xilinx vivado 引脚
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嗨,
我正在开发一个关于Kintex 7 325T的项目。
我在Bank12中放了很多LVDS_25输入,tha银行差不多满了。
项目编译时没有错误但是当我在“Package Pins”表的“Implemented design”部分中查看Bank12的VCCO时,我在VCCO列中看到(Multiple)作为值,我不明白为什么。
我认为它应该是2.5伏特,是否有问题?我使用VFER引脚(AF21)作为I / O引脚,因为我发现在LVDS标准的情况下不需要VREF,可能问题在那里

我是否应该告诉编译器在某处使用VREF引脚作为I / O?Bank15的配置与Bank12非常相似,但在这种情况下我发现VCCO = 2.5V并且我不使用VREF引脚。
谢谢
卢卡加利
0
2020-3-6 06:13:26   评论 分享淘帖 邀请回答

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11个回答
如果这些银行中唯一的东西是LVDS输入,答案是肯定的。
------您是否尝试在Google中输入问题?
如果没有,你应该在发布之前。太多结果?
尝试添加网站:www.xilinx.com
在原帖中查看解决方案
2020-3-6 06:21:23 评论

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嗨,
IO被锁定到Bank 12的IO标准是什么?
你能附上显示问题的vivado GUI快照吗?
谢谢,
迪皮卡。
谢谢,迪皮卡.----------------------------------------------
---------------------------------------------- Google之前的问题
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2020-3-6 06:31:47 评论

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嗨,
我在Bank12中只使用LVDS_25。
我希望你能在附加的屏幕截图中看到
卢卡
2020-3-6 06:41:28 评论

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嗨,
你能附加IO报告吗?
您可以在.runs - > impl_1 - > .._ io_placed.rpt中找到此报告。
或者您可以在TCL控制台中打开已实施设计并运行report_io命令以生成此报告。
谢谢,
迪皮卡。
谢谢,迪皮卡.----------------------------------------------
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2020-3-6 06:51:21 评论

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这是请求的文件
谢谢
卢卡
TCB_TOP_io_placed.rpt 212 KB
2020-3-6 06:56:51 评论

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分配给Bank 12的每个IO都是LVDS_25输入,这些输入可以使用1.5到3.3V的VCCO。
> Bank15配置与Bank12非常相似,但在这种情况下我发现VCCO = 2.5V a
VCCO_15也在您发布的报告文件中列为任何一个。
------您是否尝试在Google中输入问题?
如果没有,你应该在发布之前。太多结果?
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2020-3-6 07:08:44 评论

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因此,对于所有12,13,14,15,16,17,18行,我可以使用等于2.5 V的VCCO吗?
谢谢
2020-3-6 07:26:55 评论

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如果这些银行中唯一的东西是LVDS输入,答案是肯定的。
------您是否尝试在Google中输入问题?
如果没有,你应该在发布之前。太多结果?
尝试添加网站:www.xilinx.com
2020-3-6 07:39:54 评论

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我的理解是,如果启用DIFF_TERM,LVDS_25输入确实需要2.5V。
您的项目是否为这些输入启用了DIFF_TERM,或者您是否有用于终端的板级电阻?
- Gabor
2020-3-6 07:46:01 评论

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是的,你是对的。
我一直忘记DIFF_TERM和VCCO。
------您是否尝试在Google中输入问题?
如果没有,你应该在发布之前。太多结果?
尝试添加网站:www.xilinx.com
2020-3-6 08:03:03 评论

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我问这个问题的原因是,如果DIFF_TERM被启用,但Vivado说银行可能是“任何”或“多个”Vcco,那么这将是一个错误。
- Gabor
2020-3-6 08:20:30 评论

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