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[资料] 【雨的FPGA笔记】基础实践-------IP核中PLL的使用
2020-1-13 18:13:48  365 笔记 FPGA 基础 IP核
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PLL锁相环,可以对时钟网络进行系统级的时钟管理和偏移控制,具有时钟倍频和分频,相位偏移和可编程占空比的功能。
内容:配置一个100MHz的时钟,一个25MHz的时钟和一个50MHz的相位偏移180的时钟。
首先建立一个文件在ip核目录里搜索ALTPLL
Q)%QZQ7679HL9AE3_}[_9BR.png U5T3A}DEGWLRN2DDE)Q8OH7.png
然后在工程文件的par文件里建立一个文件夹ipcore将刚刚的变化保存到文件里命名为pll_clk
@1BB`@L`O1{YU@~E{YC2%9U.png
$U%C([0K8ENM3~70O4}JTHE.png S@0PVIH44J5IU$AJF}GD]GC.png
然后点击ok就会出现配置过程界面
[}PA@`N5_RSUB[BOA)F45K0.png S]FOTT]74P[OF@PTC~E)~58.png
FPGA系统晶振为50MHz,操作选择正常模式就可以,创建一个areset信号来重置pll
还有创建一个锁locked信号,在信号由低电平变为高电平时代表输出时钟稳定。高级参数设置就不用管了,然后下一步
85{CCB3$W4Y5PW4VIXH}6@5.png N}S4KC8NR3B9KI[]WDI0A3Q.png
然后是时钟的扩频和带宽,一般不设置,还有时钟切换,FPGA一个时钟晶振50MHz够了,一般不需要配置,然后下一步
AULNNO]H8OQ]]HR$UP{D0$U.png XE7QW0BP)QA5R]2(D(14X7N.png VODSNSO@4TNK3_U[Z)OC9TU.png `)D)4_V7DHU0CFDV9QY0K@1.png
配置需要的时钟c0,c1,c2,然后下一步
ZCD_HG5[{TV92%CBW`DBE{G.png [1~2LJTQ`F}75)9[6TP@{VJ.png
然后下一步将生成的文件添加到工程,在ipcore文件里就会有文件
FUBDC8JA7[538JYJL9)}O93.png %)0FH37YTEHP@74XEYN0[3W.png
打开pll_clk.v文件可以看到
F351TNJ@C4]3Z8E}POE$V7N.png _VUO~L{FX0M%6~PO23)ELBS.png
把模块在工程代码里例化一下就可以用了。

VZPQ[6B3$DP1Z_FE1D%SQ$C.png
引脚分配在图中3个管脚当然其他可用的都可以。

仿真过程
需要打开quartus II所在文件夹把altera_mf文件添加到tb文件夹中
[{GXS31Z)0DY3WOHGSUP(4D.png 71[ULHV(Q1UK]O}8~)]%8VY.png
下面就是和手动仿真有关的操作
0QLTSK_0C9GZ}X4I01B7TLQ.png S@9293WQ1Z8{3LL6@ZOM6JD.png
类似的把ipcore文件夹里pll_clk.v和rtl文件夹里的ip_pll.v添加进来
))5)2YCH2P%HIS5$YW~(4.png M`X)3UB82KV}MX4$CA32S]0.png
仿真文件
  1. `timescale  1ns / 1ns

  2. module ip_pll_tb ;

  3. reg        sys_clk;
  4. reg        sys_rst;

  5. wire    clk_100m;
  6. wire         clk_25m;
  7. wire        clk_50m_180deg;

  8. always #10 sys_clk = ~sys_clk;

  9. initial
  10. begin
  11.         sys_clk = 1'd0;
  12.         sys_rst <= 1'd0;
  13.         #100  sys_rst <= 1'd1;
  14.         #1000 $stop;
  15. end

  16. ip_pll u_ip_pll(
  17.     .sys_clk                (sys_clk),
  18.     .sys_rst                (sys_rst),
  19.    
  20.     .clk_100m                (clk_100m),
  21.     .clk_25m                (clk_25m),
  22.     .clk_50m_180deg        (clk_50m_180deg)
  23.     );
  24. endmodule
复制代码
仿真结果
AGU2`3TV}BHIP{$[9APMQBA.png




2

ip_pll.zip

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