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[问答] HMC7044时钟输出不稳定
195 FPGA Verilog
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我用veriloG代码语言写了一个寄存器配置程序,由FPGA经过spi协议发送到hmc7044, 然后把输出时钟的差分接口连接到fpga上,然后转换成单端信号,引出到一个用户pin上,用示波器测的信号非常不稳,且只能运行一分钟左右,这是什么原因呢F:\\1-10GHz设计\\视频\\VID_20191105_212238
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2019-11-17 17:23:29   评论 分享淘帖 邀请回答

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2个回答
楼主视频没传上来啊 有没有示波器的图呢
2019-11-18 10:01:03 评论

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2019-11-20 13:41:31 评论

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