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嗨,这是来自海德拉巴NRSC的Usha Devi。
作为一个团队,我们开发了一种工作在70 MHz载波的QPSK解调器,数据速率为42.4515 Mbps。 直到最近,这种逻辑运作良好。 我们从中心频率(70 MHz)实现了200 KHz的采集范围。但是,我们观察到了解锁条件,锁定范围降至125 KHz。 即使锁定的信号也会出现马刺和谐波。 导致这种情况的原因是我们无法理解的。 当我们试图提升逻辑时我们观察到的问题。 所以现在,我们将逻辑恢复到旧版本,但我们仍然面临着问题。 有关问题的详细信息以及我们在此附带的结果的快照。 请指导我们如何克服这个问题。 FPGABoard_problems_NRSC.doc 668 KB |
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2个回答
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U,
你改变了什么? 听起来你的设计中存在无约束的路径。 检查完整(详细)时间报告。 看看所有信号。 所有路径上的正斜率是否超过约300 ps? 你有什么不受约束的路径吗? 它们应该受到限制吗? 当可编程逻辑失效时,通常是由于错误(你做了改变,它被破坏),或者是由于缺乏适当的时序限制。 (我没有打开文件,因为我必须转到其他帖子,所以我为此道歉。) Austin Lesea主要工程师Xilinx San Jose |
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嗨,
正如我所提到的,我尝试使用简单的Switch case语句添加一些DIP开关的使用逻辑。 只需选择输出即可监控外部FRC引脚。 在观察问题之后,我删除了那个逻辑。 关于约束,我没有提到时间限制。 由于我的主要代码在sysgen中,我觉得它正在按照sysgen图标下提到的采样频率进行约束。 因为,所有约束都符合P& R之后的时间,我没有验证松弛持续时间。 这一次我会检查。 同时,其他任何事情,我需要交叉检查。 Pl建议。 乌莎 |
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只有小组成员才能发言,加入小组>>
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