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[问答] FX3向PC发送数据包时丢失数据该怎么办?
108 FIFO 固件 FX3
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你好,
我在8 BITGPIFBUS模式下运行同步从FIFO固件。我正在使用ANFPGA向FX3写入数据。我无法获得连续的数据流,数据缺失是随机的。我的实现有两个对应于线程0和线程1的套接字。我的状态图在CopTr.PNG中描述。
有谁能帮我解决这个问题吗?
CopTrace6PNG
44.2 K
0
2019-10-28 09:28:10   评论 分享淘帖 邀请回答

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6个回答
你好,
DMAYRYDYTH0具有3个时钟周期延迟。所以你可能错过了3个时钟周期的数据。请使用DMAWWM标志代替。有关如何设置水印ValueE的详细信息,请参阅AN6997应用说明。
当做,
- Madhu Sudhan
2019-10-28 09:36:58 评论

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dfzvzs 发表于 2019-10-28 10:39
你好,
DMAYRYDYTH0具有3个时钟周期延迟。所以你可能错过了3个时钟周期的数据。请使用DMAWWM标志代替。有关如何设置水印ValueE的详细信息,请参阅AN6997应用说明。
当做,

你好,
谢谢你的回复。我一定要试试看。我只是简单介绍一下最详细的情况。请评论其他任何额外的建议。
接口设计:我们使用SycSLavaEi FIFOOS2BIT(CyPress提供接口)作为参考。数据总线宽度为8位。界面设计截图:[界面设计]状态图屏幕截图:[ istaTrace]解释:包含两个插槽,对应于线程0的套接字0和线程1的套接字1。配置了对应于每个套接字的两个DMAP通道。1。加载线程0上的数据(TH0O-RDYLD)。当DMA(DMAYRDYYTH0)准备就绪时,使用状态THRRD 2将数据读入缓冲区。在数据计数命中时,它进入下一个线程,其中加载和读取完成,如步骤1所解释的。三。此外,每个读状态(TH0YRDYLD和TH1YRDYLD)与内部CPU相关联,在DMA传输准备就绪之前进入到等待状态。也许这就是我们丢失数据流的原因。在验证数据流的连续性时,观察到数据流不连续地多次进入中断。线程0的DMA大小和DMA计数分别为16384和6。线程1的DMA大小和DMA计数分别为16384和16。此外,在改变线程0的DMA计数时,它能够构建.IMGFILE,但无法传输数据流,并以数据错误=16退出。我们想验证我们的状态图,并选择DMA计数的意见。我们正在读取数据StimaToA文件,并检查整个传输完成后的连续性。上面解释的错误如下:忽略前两次中断。这是由于USB事件的改变。读入10次(12-2)之后,已经验证了数据流是不连续的10次,如下所示[校验接收数据]
校验接收数据
339.5 K
阅读操作
81.1 K
状态图
68 K
界面设计
242.5 K
2019-10-28 09:42:53 评论

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我的问题是:
如“下载接口设计.PNG”所示,FX3可能没有数据丢失吗?
我也在用类似的界面修修补补,我也经历了数据丢失。
如果CyPress可以提供2个硬件线程的样本,并解释它是如何工作的,并且没有数据丢失,也没有一些特殊的FPGA协议逻辑/一个时钟滴答应该在8到16位中读取,那就太好了。到目前为止,我还没有发现任何实际解决这个问题的方法。
根据我所看到的样本,它们都使用FX3作为时钟源,而不是外部FPGA。
2019-10-28 09:55:41 评论

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你好,
我能够获得8位流的连续数据。现在我想改变我的固件支持16位。如上所述,在GPIF 2设计器中,我将设置从8位更改为16位,并用更新的GPIF2O.COFIG.H设置重新构建代码。然而,我发现流是不连续的。我认为把16位传送到端口很容易,但这样做有困难。我真的很想知道什么是问题。这方面的任何建议对我都很有帮助。
谢谢,
拉胡尔
2019-10-28 10:11:09 评论

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任何柏树工程师都能回答这个问题吗?谢谢
2019-10-28 10:25:34 评论

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确实,有个答案会很好…我在这个问题上呆了好几天,没有柏树工程师帮我…
2019-10-28 10:36:48 评论

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