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你好，感谢你能查看我的问题贴！
我在使用mcbsp时遇到了疑惑，硬件电路的连接是：5509a的CLKR0与MCBSP1.CLKR1、MCBSP1.CLKX1、MCBSP2.CLKR2、MCBSP2.CLKX2连接，即mcbsp1和mcbsp2的clkr，clkx是由mcbsp0的clkr提供（其他的DX,DR,FSR,FSX都接在FPGA上），这样连接在手册上SRGR寄存器那里已经说明“可以选择外部的时钟源CLKS,CLKR,CLKX”，那么我的问题来了：按照手册的意思，3个mcbsp的clkr接口都可以为其余两个mcbsp作为外部时钟源提供时钟，那么这3个mcbsp的clkr或者clkx的时钟是从哪里来的？ 期待您的回复！ 
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感谢您的回复！ 我好像进入死胡同了想不通，比如MCBSP0的CLKR是哪里来的呢？是由哪个时钟分频来的呢？是不是应该有类似时钟树的结构来说明从晶振时钟输入开始，一级一级的往下走 |
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dfgdaf 发表于 2019-10-23 14:57 McBSP0 CLKR是由MCBSP0的Sample rate generator产生。 |
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请教个问题：PLL的lock mode是指输出信号（输出的CPU时钟或者CLKOUT脚的时钟）的相位是和从X2/CLKIN脚输入的时钟是一样的即同相，对吗？ |
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dfgdaf 发表于 2019-10-23 15:47 对的。 In the lock mode, the input frequency can be both multiplied and divided to produce the desired output frequency, and the output clock signal is phase locked to the input clock signal. |
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