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[经验] DDR3的PCB设计指南

2019-9-20 09:05:04  88 PCB ddr
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ddr3 PCB 设计指南
1.走线宽度及安全间距
1)所有走线建议线宽:4mil minimum,6mil nominal;
2)VDD、VDDQ、VSS、VSSQ 必须铺铜皮,用尽量短的走线连接到这些平面;
3)不同信号组之间保持 3W 线宽间距,差分对走线保持 1 倍线宽间距。
2.信号走线长度要求
一个 DDR 控制器信号分组说明如下:
GROUP A:(DATA0—DATA7,DM0,DQS0P/ DQS0M)
GROUP B:(DATA8—DATA15,DM1,DQS1P/ DQS1M)
GROUP C:(DATA16—DATA23,DM2,DQS2P/ DQS2M)
GROUP D:(DATA24—DATA31,DM3,DQS3P/ DQS3M)
GROUP E(Address): ADDR0—ADDR14 共 15 条地址线。
GROUP G(Control):包括 WE、CAS、RAS、CS0、CS1、CKE0、CKE1、ODT0、ODT1、BA0、BA1、BA2、RESET 等控制信号。
GROUP F(clock): CLK、CLKn 差分对
1)DQSnP/DQSnM 之间线长误差控制在 5mil 以内;
2)DATAn 与 DMn 组内线长误差控制在 50mil 以内,组间 120mil 以内;
3)GROUP E 与 GROUP G 之间线长误差控制在 100mil 以内;
4)GROUP F 中 CLK、CLKn 差分对的线长误差控制在 5mil 以内;CLK/CLKn 不能短于任意一组 DATA/DM/DQS。
3.走线规则
1)DDR3 的信号走线必须有完整参考面,以保证阻抗的连续性;
2)禁止所有信号线跨越不同的电源平面;
3)避免其它类型的信号线穿越 DDR 走线区域;
4)DQS 不要与 CLK 信号相邻;
5)注意蛇形走线的线与线中心间距保持 3W 线距;
6)主芯片 与 DDR 颗料的每个供电管脚尽量靠近放置一个退电容。


图4.2.2 DDR 退耦电容放置

4.VREF 处理
1)VREF 尽量靠近芯片并走线尽量短,注意与数据线分开,避开干扰源;
2)走线线宽建议不小于 10mil;
3)如有 VTT 网络,VREF 应与 VTT 分在不同的层或保持最少 150mil 距离。

5.阻抗要求
1)DDR 相关走线的单线特征阻抗控制在 50~60Ω;
2)差分对阻抗控制在 100~120Ω;
3)推荐使用 FR-4 作为 PCB 的基板材料。

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