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[问答] 硬件设计中未使用的引脚
220 GPIO
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对不起,如果这是一个明显的问题,但找不到它很容易点燃,似乎…
我们有一个28引脚SSOP器件(CY8C4245PVI-82)在我们的设计中。我们只使用大约一半的GPIO引脚,不知道什么标准的做法是关于未使用/未连接引脚。我们应该把它们连接到地上,还是让它们浮起来?
这是我们的第一个PSoC构建,我们有一个非常简单的电路。但是在我们进一步探索之前想得到正确的格式。
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2019-9-19 10:37:39   评论 分享淘帖 邀请回答
14个回答
这应该有帮助。
HTTP://www. CyPress .COM/知识基础文章/UNESU-PSIPS-SOCO-3和PSOC-5
问候,Dana。
2019-9-19 10:45:02 评论

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珠海易胜 发表于 2019-9-19 10:45
这应该有帮助。
HTTP://www. CyPress .COM/知识基础文章/UNESU-PSIPS-SOCO-3和PSOC-5
问候,Dana。

谢谢Dana。这是翔实的,但仍然没有说明什么是正确的针针物理。连接或不连接和什么是没有明确表示遗憾…
2019-9-19 11:02:13 评论

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引脚未连接,端口用逻辑“0”写成。
各自的位引脚值。
问候,Dana。
2019-9-19 11:20:00 评论

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USERY25575 6223,
很好的问题。这是我公司的政策,永远不要插嘴。每个引脚必须具有以下条件。这是在睡眠或空闲模式时特别重要的:
具有上下拉(内部或外部)输出的输入(内部或外部)输入(对于外部电路状态适当地设置为低或高)。实施上述预防措施之一是防止由于辐射抗扰事件(高电或MAG)引起的可能输入振荡。NeTe-场扰动)使CPU错误地激活一个函数或仅仅产生额外的输入路径泄漏。
一般来说,我喜欢内部下拉的输入。
(对不起,Dana。基于知识的文章在这里无济于事。
CyPress的问题是:如果我不主动声明一个PIN作为在我的设计中使用,那么PIN的默认状态是什么?在这种状态下,如果我收到来自外部环境的交流叠加信号,会发生什么?电流过大?内部IC与其他内部电路和元件的干扰?
另一种解决方案是用上面列出的条件声明所有引脚。缺点是,如果我添加到设计,需要另一个PIN,我积极地管理引脚,而不是自动分配。
伦恩
2019-9-19 11:26:15 评论

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未使用的引脚是高阻抗,使得它很容易把他们拉向上或向下不使用大电流。
“缺点是如果我添加到设计需要一个针,我积极管理销而不是自动分配。”
这样可以避免当你不锁未使用的引脚设计。然后,一个新的引脚可以通过解锁引脚池钳工采取。
鲍勃
2019-9-19 11:41:18 评论

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我想是一个无关的问题,但是有没有一个好的理由让钳工给一个随机的IO分配一个使用的PIN?
我认为需要将硬件连接起来,需要计划/知道哪一个引脚适合于哪里。
2019-9-19 11:52:46 评论

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鲍勃,
谢谢你的回复。我完全知道未锁定的引脚。然而,引脚不出现在DWR引脚列表,直到他们放置在顶部设计图的某个地方。这意味着,如果我喜欢配置未使用的引脚与内部PulLDWORD,我需要申报所有引脚在顶部设计与此配置。如果以后我需要使用一个引脚,我需要将以前未使用;Y(但分销)到相应的原理图页面,它与适当的I/O定义连接。
提出了改变的创造者是有一个系统设置,允许用户定义未使用的引脚与下拉数字输入(例如)。钳工将做出所需的作业。如果一个引脚后得到应用,用户可以把针在顶层设计和电路中所需的分配。
我可以保证用户的射频辐射场发生意外。一个很好的例子是手机产生的射频场。虽然它不会出现在瓦的高电场强度,每米的伏可以得到非常大的如果你设计着手机时发射。电压不是很高,但“每米”系数非常大时是几毫米的距离。
伦恩
2019-9-19 12:10:25 评论

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yuhe82 发表于 2019-9-19 11:52
我想是一个无关的问题,但是有没有一个好的理由让钳工给一个随机的IO分配一个使用的PIN?
我认为需要将硬件连接起来,需要计划/知道哪一个引脚适合于哪里。

E.PrATT,
对于设计中使用的管脚,您是正确的。未使用的引脚被分配高阻抗模拟,没有上拉或下拉影响。然后,输入可以作为高阻抗天线。如果场强足够高,这会导致IC内部意外的电流汲取。例如,如果高I引脚看到2V交流电压,并且引脚被定义为数字输入,逻辑输入电路将开始在线性区域中传导,这可能导致高侧和低侧FET电路的部分导通。这可能表现为在VDD和GND之间的较低的电阻。如果你的设计是电池供电的,这会消耗掉你的电池容量。
此外,即使未使用的输入不在内部路由到其他电路,上述VDD/GND的附加电流抽吸可能导致VDD或GND“反弹”,这可能对其他模拟电路如ADC或DAC产生不利影响。
“最佳”的方法是证明一个低阻抗路径要么VDD或GND。这将有助于短外部引起的射频能量通过电阻以及使该引脚作为天线的可能性较小,上拉/下拉电阻可在PSoC应该在大多数情况下是足够的。
在RF免疫缓解界争论到底哪好:内部或外部RF存根吗?
外部短阵营认为,任何存根电流减少VDD /接地反弹问题在我上面提到的。
内部存根阵营认为,外部短需要外部电阻所需的痕迹。这些痕迹可以作为天线,使它更容易吸收射频能量。而内部存根未使用的引脚没有痕迹是不太可能吸收射频(至少在太赫兹频率)。
作为外部短营一个极端的例子:一个同事用>120针飞索半导体装置。然而,他只需要12个I/O和VDD和GND。剩余未使用的I/O连接到GND使用100k电阻。这就意味着他已经为88电阻和线路的痕迹,他们找到的位置。理想的情况下,较短的痕迹越好(较短的痕迹-更高的频率敏感性)。有88电阻路径,一个短的痕迹并不总是一个选择。
很抱歉我的长篇大论。今天我感到特别兴奋。无论哪种方式,我希望这有助于某人。
伦恩
2019-9-19 12:29:07 评论

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@ E. Pratt
首先是PCB还是软件?
在概念证明阶段,还没有PCB。让钳工分配引脚会找到工作的解决方案。当引脚被手动分配时,这可能会失败。
鲍勃
2019-9-19 12:36:21 评论

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xyz628 发表于 2019-9-19 12:29
E.PrATT,
对于设计中使用的管脚,您是正确的。未使用的引脚被分配高阻抗模拟,没有上拉或下拉影响。然后,输入可以作为高阻抗天线。如果场强足够高,这会导致IC内部意外的电流汲取。例如,如果高I引脚看到2V交流电压,并且引脚被定义为数字输入,逻辑输入电路将开始在线性区域中传导,这可能导致高侧和低侧FET电路的部分导 ...

不,长期学习对学习非常有用。
有趣的是,RF在引脚上引起足够的感应,从而影响电源轨。我做了一个小型电池供电的设备,它似乎表现完美一旦我们得到它设置,但我们没有尝试它的很多RF活动上面。我很好奇,如果我能在同一个板上复制同样的问题,做一些测试…
在某些情况下,如果您需要高度敏感的电子器件在RF环境中工作,我想您会使用某种屏蔽来防止RF到达电路(我们使用的是CyBur-022001—00模块,它在PCB和模块上有一些屏蔽面来减轻这一点)。
试图使很多下拉电阻听起来像野蛮的;(我想你的意思是更短的踪迹=频率敏感度较低的区域)
2019-9-19 12:45:20 评论

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鲍勃马洛赫:我认为,证明IDE符合它的概念是有用的。
2019-9-19 12:58:12 评论

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E.PrATT,
如果你的电路是一个有意的RF接收器,你最好有一个匹配的阻抗,以达到更高的Q带宽。我更关心的是那些不打算接收射频的电路。良好的低阻抗源到GND或VDD将几乎消除非预期的操作。此外,虽然屏蔽可能是有效的,但它比外部或内部拉升/脉冲堆成本更高。
较短的轨迹=较短的波长=RI敏感性之前的较高频率。追踪区域大部分是无关紧要的。较短的轨迹更为重要。
伦恩
2019-9-19 13:03:34 评论

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我建议,不要留下未使用的CMOS引脚作为高Z输入。如果PIN与外部世界没有任何连接,则将其定义为推挽输出并切换到高或(优选)低。
2019-9-19 13:16:31 评论

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伦恩,
是的,有意匹配会产生更好的Q。但是,在我的例子中,我们使用的是内置天线的模块。
确实,屏蔽与牵引电阻是成本和质量之间的权衡。这完全取决于你需要什么样的应用程序。
而且,根据你需要避免或担心的频率,较短的/更长的轨迹会更有效。
2019-9-19 13:22:42 评论

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