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[问答] 是否能够在Verilog中实现自定义逻辑?
156 Verilog FPGA 电机
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你好,
我来自ALT*RA世界(FPGAs与软处理器),所以这是我第一次看使用不同的东西。
除了一些怪癖,像“查找所有活动引用”,没有找到所有的主动引用,我认为PSoc Creator是一个非常好的工具。设计流程直观、方便。我还没有玩到足以知道我是否能够在Verilog中实现自定义逻辑,但我喜欢到目前为止我所看到的。
我最担心的是,(2)问题与手臂调试电机套件。(我使用的是先驱套件和无机BLCDC,C:\程序文件(x86)\ cypress \ CY8CKIT-037电机控制EVK \ 1固件\示例项目\无传感器BLDC电机控制)。
执行1次“CyGalalActuable”。我不能再单步执行任何代码了。相反,步骤总是把我放在“CysISR(PWME DRIVEVISR)”中。为了绕过这个问题,我只使用“Run”恢复点(没有步进)。其他时间,程序将执行(LED D9将闪烁),但没有断点(包括一个iCysIISR)曾经击中…而不是当我暂停它时,代码是“CyDelayCalvices”。
# 2原因我调试是因为电机不能运行,这可能是因为在thecodenever从停止改变tonormalrun状态机。奇怪的是,然而,监视窗口中显示所有正确的变量值,它executebldc_start()需要,即没有错误,runflag = =真的,和restartflag = =真。请参阅附上动画GIF
&代码;
如果((bldc_control.errorcode = = no_error)&;&;(bldc_control.runflag = =真)&;&;(restartflag = =真)){ bldc_start();}
&代码/代码;
有什么建议让我做错事吗?我用造物主3.2对先锋套件,没有变化的运行实例。
通用电气公司
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2019-9-18 09:40:01   评论 分享淘帖 邀请回答

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6个回答
我通常将优化设置为“无”,这可以在项目-gt;构建设置-gt;ARM gcc-& gt;编译器& gt;优化。
也许这能帮到你。
2019-9-18 09:45:48 评论

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当使用创建者菜单栏中的图标时,可以在单步模式调试时禁用中断。当你验证了你感兴趣的东西时,重新启用中断。
从您的代码截断,我看不出有什么不正常,通常当您为我们提供完整的项目时更容易。要做到这一点,使用C造饰者和GT;文件-GT;创建工作区束(最小)并附加结果文件。
鲍勃
2019-9-18 09:55:41 评论

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…哦,是的,当你移除上面的断点时,你会看到BLCDCSTART()会被调用。
鲍勃
2019-9-18 10:08:25 评论

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我想这就是你正在使用的项目吗?
HTTP://www. CyPress .COM/DICONTION/Debug -KITSBBOARDS/CY8CKIT-037PSOC-4电动控制评估套件
问候,Dana。
2019-9-18 10:17:04 评论

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@ Dana:是的,这是我正在使用的套件,但是我有我自己的马达和驱动程序,我希望最终使用PSoC4。
我熟悉6步梯形换向(3输入到LUT),以确定输出可以是6种不同的组合……但是示例使用4输入LUTto驱动器输出,额外PWM输入是什么?也许这个BLCDC示例如何工作应该是它自己的线程,但是我想知道这一点,因为马达旋转一秒钟,然后电源电流限制(3A),并且调试器报告过零点错误。
看着LUT的输入,我看到它开始于0& lt;-gt;8,然后在1和lt;-gt;9之间转换,直到永远。我觉得奇怪的是,在启动/开环部分,状态机不在9到14之间循环,以便产生足够的反EMF。
无位置传感器无刷直流电机控制
81.7 K
LP.JPG
476.5 K
2019-9-18 10:31:33 评论

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工具箱用户指南讨论了算法和PWM的使用。
HTTP://www. CyPress .COM/DICONTION/Debug -KITSBBOARDS/CY8CKIT-037PSOC-4电动控制评估套件
问候,Dana。
2019-9-18 10:37:03 评论

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