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我正在尝试在VC707上实现DDR3的MIG设计。
我正在关注这个例子,当它说XTP209-VC707-mgi-c-2014-1.pdf第26页上的加载XDC文件时,它无法从XDC加载引脚。 我打开example_top.xdc来查找以下内容: ################################################## ################################################## ## Xilinx,Inc。2010 www.xilinx.com/cn ## Thu Apr 17 21:32:50 2014 ##由MIG Version 2.0生成#################### ################################################## ################################文件名:example_top.xdc ##详细信息:约束文件## FPGA系列:VIRTEX7 ## FPGA部件:XC7VX485T-FFG1761 ## Speedgrade:-2 ##设计输入:VERILOG ##频率:800 MHz ##时间周期:1250 ps ################# ################################################## ################################################## ################################################## ############################### Controller 0 ## Memory Device:DDR3_SDRAM-> SODIMMs-> MT8JTF12864HZ-1G6 ## Data 宽度:64 ##时间段:1250 ##数据掩码:1 ################################### ################################################## ############# set_property BITSTREAM.CONFIG.UNUSEDPIN上拉[current_design] ############## NET - IOST ANDARD ################### Bank:33 - GPIO_LED_0_LSset_property DRIVE 12 [get_ports {led [0]}] set_property SLEW SLOW [get_ports {led [0]}] set_property IOSTANDARD LVCMOS18 [get_ports {led [0]}] set_property LOC AM39 [get_ports {led [0]}] #Bank:33 - GPIO_LED_1_LSset_property DRIVE 12 [get_ports {led [1]}] set_property SLEW SLOW [get_ports {led [1]} ] set_property IOSTANDARD LVCMOS18 [get_ports {led [1]}] set_property LOC AN39 [get_ports {led [1]}] #Bank:33 - GPIO_LED_2_LSset_property DRIVE 12 [get_ports {led [2]}] set_property SLEW SLOW [get_ports {led [ 2]}] set_property IOSTANDARD LVCMOS18 [get_ports {led [2]}] set_property LOC AR37 [get_ports {led [2]}] #Bank:33 - GPIO_LED_3_LSset_property DRIVE 12 [get_ports {led [3]}] set_property SLEW SLOW [get_ports {led [3]}] set_property IOSTANDARD LVCMOS18 [get_ports {led [3]}] set_property LOC AT37 [get_ports {led [3]}] ## --------------------------------文件结束------------- -------------------------------------------------- --------- 这不包含DDR3内存设备的引脚约束。 |
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1个回答
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嗨,
我认为MIG的引脚排列不会因特定主板的Vivado版本而改变,因此您可能会尝试使用Vivado 2013.4提供的文件 XTP206& rdf0196-vc707-mig-c.zip http://xgoogle.xilinx.com/search?output=xml_no_dtd&ie=UTF-8&oe=UTF-8&client=support&proxystylesheet=support&site=Answers_Docs&filter=0&resultsView=category&tab= BK试验#= 200安培; sortBy =日期和安培; show_dynamic_navigation = 1&安培;排序=日期%3AD%3AR%3Ad1&安培;的DocumentClass = ...的Docu 问候, Vanitha -------------------------------------------------- -------------------------------------------请在发布前进行谷歌搜索, 您可能会找到相关信息。请留下帖子 - “接受为解决方案”,如果提供的信息有用且回复,请给予赞誉 |
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