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[问答] 怎么查看ClkOut的延迟?
61 时钟 信号 模拟
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问:用MaxplusII软件设计完后,用Delay Matrix查看延迟时间.由于内部触发器的时钟信号用了一个输出引脚的信号,譬如将一引脚ClkOut定义为Buffer, Clkout是一时钟信号,然后反馈到内部逻辑,内部逻辑用此信号作为时钟信号,但用Delay Matrix,却查看不到一些信号相应于ClkOut的延迟,因为ClkOut是一Output引脚,在Delay Matrix source一栏中没有ClkOut信号,如何解决这个问题?


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2019-8-19 07:27:30   评论 分享淘帖 邀请回答
2个回答
答:这种做法在逻辑设计中称为GATE CLOCK, 所谓GATE CLOCK就是将设计中的组合逻辑结果拿来做时钟信号, 这是一种异步逻辑设计.

现在都推荐使用同步逻辑设计方法.可以将该信号(CLKOUT)拿来作使能信号, 即ENABLE信号, 而时钟信号还是采用原来的统一时钟, 使设计用尽量少的同步时钟, 这样一来就还是用DELAY MATRIX来分析原有的时钟.

问:在设计中,往往需要对某个信号做一定(任意长)的延时,有没有好的方法来实现?而不是采用类似移位寄存器的方法来延时.

答:使用移位寄存器在FPGA中对信号进行延时是一种好方法. Xilinx Virtex架构中每个对照表(LUT)都能够设置成为具有可编程深度(最多为16)的移位寄存器.这就提供了一种高效的途径来在FPGA中实现移位寄存器.无须使用触发器就可以实现一个16位寄存器.作为一个好的设计习惯,任何情况下都不要通过闸延迟来实现延迟逻辑.
2019-8-19 16:12:22 评论

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问:为了保证设计可靠性,需要重点关注哪些方面?
答:关于可靠性FPGA设计的几点建议
①      使用完全同步设计.异步设计对路径延迟非常敏感,因此不很可靠.异步电路的一个例子是使用组合反馈的SR闭锁.
②      绝不使用组合逻辑控制时钟信号.因为在任何门控制时钟信号上可能产生短时脉冲干扰,最终导致错误触发flip-flop.
③      绝不要依靠门延迟.
④      FPGA的电源和接地引脚附近应该放置足够多的旁路电容器.使用优质高频响应电容器.
⑤      在FPGA上始终使用全局时钟缓冲来驱动内部时钟信号.并且已经仔细设计了这些时钟缓冲和关联时钟配电网,以将畸变减至最小.

问:如果时钟进入FPGA后经过一段组合逻辑才上时钟网络,会存在一定的延时.综合布线后会出现信号输入延时为负值,意味着信号比时钟先到达触发器.那么,怎样通过约束文件增加输入信号的延时呢?我试过对NET加上MEDDELAY的约束,但是没效果.

答:在现代高速数字设计当中,不建议使用组合逻辑门控时钟信号,因为这将会在选通的时钟信号上产生短时脉冲波形干扰,导致错误触发flip-flop.这是缺乏可靠性的设计.移除门控时钟通常所采用的技巧是使用flip-flop的时钟使能引脚.例如,如果有一个信号clko = clki & a & b正在驱动flip-flop的时钟引脚,则可以通过直接将clki传递给FF时钟引脚,并将另一个信号en = a & b与FF的时钟使能引脚连接,来消除门控时钟。移除门控时钟后,就不再有时钟延迟的问题了.而且这种设计也比较可靠。

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