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[经验] (转)出题率最高的30道FPGA面试题及其答案(下)

前天 08:30  156 FPGA
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16.FPGA 设计中对时钟的使用?(例如分频等)

FPGA 芯片有固定的时钟路由,这些路由能有减少时钟抖动和偏差。需要对时钟进行相

位移动或变频的时候,一般不允许对时钟进行逻辑操作,这样不仅会增加时钟的偏差和       抖动,还会使时钟带上毛刺。一般的处理方法是采用 FPGA 芯片自带的时钟管理器如 PLL,DLL DCM,或者把逻辑转换到触发器的 D 输入(这些也是对时钟逻辑操作的替       代方案)。

17.FPGA 设计中如何实现同步时序电路的延时?

首先说说异步电路的延时实现:异步电路一半是通过加 buffer、两级与非门等(我还没

用过所以也不是很清楚),但这是不适合同步电路实现延时的。在同步电路中,对于比  较大的和特殊要求的延时,一半通过高速时钟产生计数器,通过计数器来控制延时;对    于比较小的延时,可以通过触发器打一拍,不过这样只能延迟一个时钟周期。

其他资源 - PLLRAM 和乘法器等

保密性 可加密 一般不能保密

18.FPGA 中可以综合实现为RAM/ROM/CAM 的三种资源及其注意事项?

三种资源:block ram;触发器(FF),查找表(LUT);

注意事项:

1)在生成 RAM 存储单元时,应该首选 block ram 资源;其原因有二:第

一:使用 block ram 等资源,可以节约更多的 FF 4-LUT 等底层可编程单元。使用 block ram可以说是不用白不用,是最大程度发挥器件效能,节约成本的一种体现;       第二:block ram是一种可以配置的硬件结构,其可靠性和速度与用 LUT register 建的存储器更有优势。

2)弄清 FPGA 的硬件结构,合理使用 block ram 资源;

3)分析 block ram 容量,高效使用block ram 资源;

4)分布式 ram 资源(distribute ram

19.什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?

线与逻辑是两个输出信号相连可以实现与的功能。在硬件上,要用 oc 门来实现,由于不  oc 门可能使灌电流过大,而烧坏逻辑门. 同时在输出端口应加一个上拉电阻。Oc   就是集电极开路门。

20.什么是竞争与冒险现象?怎样判断?如何消除?

在组合电路中,某一输入变量经过不同途径传输后,到达电路中某一汇合点的时间有先

有后,这种现象称竞争;由于竞争而使电路输出发生瞬时错误的现象叫做冒险。(也就  是由于竞争产生的毛刺叫做冒险)。判断方法:代数法(如果布尔式中有相反的信号则  可能产生竞争和冒险现象);卡诺图:有两个相切的卡诺圈并且相切处没有被其他卡诺    圈包围,就有可能出现竞争冒险;实验法:示波器观测;

解决方法:1:加滤波电路,消除毛刺的影响;2:加选通信号,避开毛刺;3:增加冗

余项消除逻辑冒险。

21. Verilog 设计一个 5 分频器。

5 分频,奇数分频都可以类似这么做,只需要改 div1 div2 的参数。div1为奇数分频       2 的余数。采用上升延和下降延分别触发不同波形,最后叠加的方式产生奇数分频。

module divfreq(clk, clk1x, rst, clk1xpose,clk1xnege, coutpose, coutnege);

input clk;

input rst;

output clk1x;

output clk1xpose;

output clk1xnege;

output[2:0] coutpose;

output[2:0] coutnege;

reg clk1xpose;

reg clk1xnege;

reg[2:0] coutpose;

reg[2:0] coutnege;

parameter div1 = 2 , div2 = 4; // div1 5 / 2, div2 = 5 - 1

assign clk1x = clk1xpose | clk1xnege;

always@(posedge clk or negedge rst)

begin

IF(!rst)

clk1xpose = 0;

else if(coutpose == div1)

clk1xpose = ~clk1xpose;

else if(coutpose == div2)

clk1xpose = ~clk1xpose;

else

clk1xpose = clk1xpose;

end

always@(negedge clk or negedge rst)

begin

if(!rst)

clk1xnege = 0;

else if(coutnege == div1)

clk1xnege = ~clk1xnege;

else if(coutnege == div2)

clk1xnege = ~clk1xnege;

else

clk1xnege = clk1xnege;

end

always@(posedge clk or negedge rst)

begin

if(!rst)

coutpose = 0;

else if(coutpose == div2)

coutpose = 0;

else

coutpose = coutpose + 1;

end

always@(negedge clk or negedge rst)

begin

if(!rst)

coutnege = 0;

else if(coutnege == div2)

coutnege = 0;

else

coutnege = coutnege + 1;

end

endmodule

22.用状态机检测序列为11001101,输出为 1,否则输出为 0

module machine_test2(clk,rst,din,dout);

input clk,rst;

input din;

output dout;

//11001101

parameter idle=0,

st0=1,

st1=2,

st2=3,

st3=4,

st4=5,

st5=6,

st6=7,

st7=8;

reg [3:0] current_state,next_state;

reg dout;

always @ (posedge clk or negedge rst)

begin

if(!rst)

current_state<=idle;

else

current_state<=next_state;

end

always @ (next_state or current_state ordin or dout)

begin

case(current_state)

idle:

if(din)

next_state=st0;

else

next_state=idle;

st0:

if(din)

next_state=st1;

else

next_state=idle;

st1:

if(!din)

next_state=st2;

else

next_state=st1;

st2:

if(!din)

next_state=st3;

else

next_state=st0;

st3:

if(din)

next_state=st4;

else

next_state=idle;

st4:

if(din)

next_state=st5;

else

next_state=idle;

st5:

if(!din)

next_state=st6;

else

next_state=st1;

st6:

if(din)

next_state=st7;

else

next_state=st3;

st7:

if(din)

next_state=st1;

else

next_state=idle;

default:

next_state=idle;

endcase

end

always @ (posedge clk)

begin

if(next_statest7)

dout<=1’d1;

else

dout<=1’d0;

end

endmodule

23. IC 设计中同步复位与异步复位的区别

异步复位是不受时钟影响的,需要一个全局的信号来对整个芯片进行整体的复位,到一

个初始的确定状态。而同步复位需要在时钟沿来临的时候才会对整个系统进行复位。使       FPGA 计时芯片的异步复位必须要走全局网络。

异步复位最大的优点是, 数据通路就可以不依赖于时钟而确保清洁可控。然而, 异步复

STA (静态时序分析) 的复杂性要高于同步复位设计; 如果异步复位信号在触发器时   钟有效沿附近释放”(复位信号从有效变为无效) 的话, 可能会导致触发器输出的亚稳  态。

24. MOORE MEELEY 状态机的特征

Moore 有限状态机输出只与当前状态有关,与输入信号的当前值无关。在时钟脉冲的  有效边沿作用后的有限个门延后,输出达到稳定值。从时序上看,Moore 状态机属于  同步输出状态机。Moore 有限状态机最重要的特点就是将输入与输出信号隔离开来。

Mealy 状态机的输出是现态和所有输入的函数,随输入变化而随时发生变化。从时序上

看,Mealy 状态机属于异步输出状态机,它不依赖于时钟。

25. 画状态机,并用 verilog实现接受 1,2,5 分钱的卖报机,每份报纸 5 分钱。

module machine_125

(

input clk , input rst , input [2:0]din ,//din[0]:1 分钱,din[1]:2 分钱,din[2]:5分钱。

output [1:0]dout //dout[0]:输出报纸 1 份;dout[1]:找零 1 分钱。

);

parameter idle=0,

st1=1,

st2=2,

st3=3,

st4=4,

st5=5,

st6=6;

reg [2:0] current_state,next_state;

reg dout;

always @ (posedge clk or negedge rst)

begin

if(!rst)

current_state<=idle;

else

current_state<=next_state;

end

always @ (next_state or current_state ordin or dout)

begin

case(current_state)

idle:

if(din3’b100)

next_state=st1;

else if(din3’b010)

next_state=st2;

else if(din3’b001)

next_state=st5;

else if(din3’b000)

next_state=idle;

st1:

if(din3’b100)

next_state=st2;

else if(din3’b010)

next_state=st3;

else if(din3’b000)

next_state=st1;

st2:

if(din3’b100)

next_state=st3;

else if(din3’b010)

next_state=st4;

else if(din3’b000)

next_state=st2;

st3:

if(din3’b100)

next_state=st4;

else if(din3’b010)

next_state=st5;

else if(din3’b000)

next_state=st3;

st4:

if(din3’b100)

next_state=st5;

else if(din3’b010)

next_state=st6;

else if(din3’b000)

next_state=st4;

st5:

if(din3’b100)

next_state=st1;

else if(din3’b010)

next_state=st2;

else if(din3’b000)

next_state=idle;

st6:

if(din3’b100)

next_state=st2;

else if(din3’b010)

next_state=st3;

else if(din3’b000)

next_state=st1;

default:

next_state=idle;

endcase

end

always @ (posedge clk)

begin

if(next_statest5)

dout<=2’b10;

else if(next_state==st6)

dout<=2’b11;

else

dout<=2’b00;

end

endmodule

26. FPGA 的基本结构

目前主流 FPGA 都采用了基于SRAM 工艺的查找表结构,LUT 本质上就是一个 RAM

目前FPGA中多使用4输入的LUT,所以每一个LUT可以看成一个有4位地址线的RAM

当用户通过原理图或 HDL 语言描述了一个逻辑电路以后,PLD/FPGA 开发软件会自动 计算逻辑电路的所有可能结果,并把真值表(即结果)事先写入 RAM,这样,每输入  一个信号进行逻辑运算就等于输入一个地址进行查表,找出地址对应的内容,然后输出    即可。

其组成部分主要有可编程输入/输出单元、基本可编程逻辑单元、嵌入式 RAM、丰富

的布线资源、底层嵌入功能单元、内嵌专用硬核等。

1)可编程输入输出单元(IOB

可编程输入/输出单元简称 I/O 单元,是芯片与外界电路的接口部分,完成不同电气特

性下对输入/输出信号的驱动与匹配要求。FPGA内的 I/O 按组分类,每组都能够独立  地支持

不同的 I/O 标准。通过软件的灵活配置,可适配不同的电气标准与 I/O 物理特性,可 以调整驱动电流的大小,可以改变上、下拉电阻。目前,I/O 口的频率也越来越高,一    些高端的 FPGA,通过 DDR 寄存器技术可以支持高达 2Gbps 的数据速率。为了便于管      理和适应多种电器标准,FPGA IOB 被划分为若干个组(bank),每个 bank的接口    标准由其接口电压 VCCO 决定,一个 bank 只能有一种 VCCO,但不同 bank VCCO   可以不同。只有相同电气标准的端口才能连接在一起,VCCO 电压相同是接口标准的基   本条件。

2)可配置逻辑块(CLB

FPGA 的基本可编程逻辑单元是由查找表和寄存器组成的,查找表完成纯组合逻辑功

能。FPGA 内部寄存器可配置成触发器或锁存器。Altera 基本可编程单元 LE 配置为 1 寄存器加一个查找表。

3)嵌入式块 RAMBRAM

RAM 可被配置为单端口 RAM、双端口 RAM、内容地址存储器(CAM)以及FIFO

等常用存储结构。CAM 存储器在其内部的每个存储单元中都有一个比较逻辑,写入 CAM中的数据会和内部的每一个数据进行比较,并返回与端口数据相同的所有数据的       地址,因而在路由的地址交换器中有广泛的应用。除了块 RAM,还可以将 FPGA 中的LUT 灵活地配置成 RAMROM FIFO 等结构。

4)丰富的布线资源

布线资源连通 FPGA 内部的所有单元,而连线的长度和工艺决定着信号在连线上的驱

动能力和传输速度。FPGA 芯片内部有着丰富的布线资源,根据工艺、长度、宽度和分 布位置的不同而划分为4类不同的类别。第一类是全局布线资源,用于芯片内部全局时       钟和全局复位/置位的布线;第二类是长线资源,用以完成芯片 Bank 间的高速信号和   第二全局时钟信号的布线;第三类是短线资源,用于完成基本逻辑单元之间的逻辑互连    和布线;第四类是分布式的布线资源,用于专有时钟、复位等控制信号线。

5)底层内嵌功能单元

内嵌功能模块主要指 DLLDelayLocked Loop)、PLLPhase LockedLoop)、DSP

CPU 等软处理核(Soft Core)。现在越来越丰富的内嵌功能单元,使得单片 FPGA 成为      了系统级的设计工具,使其具备了软硬件联合设计的能力,逐步向 SOC 平台过渡。

6)内嵌专用硬核

内嵌专用硬核是相对底层嵌入的软核而言的,指 FPGA 处理能力强大的硬核(Hard

Core),等效于 ASIC 电路。为了提高 FPGA 性能,芯片生产商在芯片内部集成了一些 专用的硬核。例如:为了提高 FPGA 的乘法速度,主流的 FPGA 中都集成了专用乘法      器;为了适用通信总线与接口标准,很多高端的 FPGA 内部都集成了串并收发器       SERDES),可以达到数十 Gbps 的收发速度。

27. 程序下载到 FPGA 的方式有哪几种,JTAG 有哪几条线。

JTAG:下载 sof 文件,掉电丢失。可以将 sof 转换为 jic 文件,用EPCSx 配置,掉电      不丢失。

AS:下载 pof 文件,配置 EPCSx,掉电不丢失。

PS:由外部计算机或控制器控制配置过程。

JTAG 有以下几条线:

TCK测试时钟输入,用于移位控制,上升沿将测试指令、测试数据和控制输入信号移

入芯片;下降沿时将数据从芯片移出。

TMS:测试模式选择,串行输入端,用于控制芯片内部的 JTAG 状态机。

TDI:测试数据输入,串行输入端,用于指令和编程数据的输入,在时钟上升沿,数据

被捕获。

TDO:测试数据输出,串行输出端,时钟下降沿,数据被驱动输出。

TRST:测试复位输入(仅用于扩展JTAG),异步、低电平有效,用于 JTAG 初始化时。

28. 时钟周期为 T,触发器 D1 的建立时间最大为 T1max,最小为 T1min。组合逻辑电路最大延迟为 T2max,最小为 T2min。问:触发器 D2 的建立时间 T3 和保持时间 T4 应满足什么条件?

建立时间容限:相当于保护时间,这里要求建立时间容限大于等于 0

保持时间容限:保持时间容限也要求大于等于 0
01.png
由上图可知,建立时间容限=Tclk-Tffpd(max)-Tcomb(max)-Tsetup,根据建立时间容限
≥0,也就是 Tclk-Tffpd(max)-Tcomb(max)-Tsetup≥0,可以得到触发器 D2 的 Tsetup≤
Tclk-Tffpd(max)-Tcomb(max),由于题目没有考虑 Tffpd,所以我们认为 Tffpd=0,于是 得到Tsetup≤T-T2max。
02.png
由上图可知,保持时间容限+Thold=Tffpd(min)+Tcomb(min),所以保持时间容限=
Tffpd(min)+Tcomb(min)-Thold,根据保持时间容限≥0,也就是 Tffpd(min)+Tcomb(min)-Thold≥0,得到触发器 D2 的 Thold≤Tffpd(min)+Tcomb(min),由 于题目没有考虑 Tffpd,所以我们认为 Tffpd=0,于是得到 Thold≤T2min。关于保持 时间的理解就是,在触发器 D2 的输入信号还处在保持时间的时候,如果触发器 D1 的 输出已经通过组合逻辑到达 D2 的输入端的话,将会破坏 D2 本来应该保持的数据。
29.你知道那些常用逻辑电平?TTL与COMS电平可以直接互连吗?
常用逻辑电平:12V,5V,3.3V;TTL和CMOS不可以直接互连,由于TTL是在0.3-3.6V之间,而 CMOS则是有在12V的有在5V的.CMOS输出接到TTL是可以直接互连.TTL接到CMOS 需要在输出端口加一上拉电阻接到5V或者12V.
30.给了reg的setup,hold时间,求中间组合逻辑的delay范围
Delay < period - setup – hold


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