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[经验] (转)出题率最高的30道FPGA面试题及其答案(上)

3 天前  155 FPGA
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1.什么是同步逻辑和异步逻辑?
同步时序逻辑电路的特点:各触发器的时钟端全部连接在一起,并接在系统 时钟端,只有当时钟脉冲到来时,电路的状态才能改变。改变后的状态将一直保持到下 一个时钟脉冲的到来,此时无论外部输入 x 有无变化,状态表中的每个状态都是稳定 的。异步时序逻辑电路的特点:电路中除可以使用带时钟的触发器外,还可以使用不带 时钟的触发器和延迟元件作为存储元件,电路中没有统一的时钟,电路状态的改变由外 部输入的变化直接引起。
同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。
2.同步电路和异步电路的区别:
同步电路:存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源,因而所有触发
器的状态的变化都与所加的时钟脉冲信号同步。
异步电路:电路没有统一的时钟,有些触发器的时钟输入端与时钟脉冲源相连,这有这
些触发器的状态变化与时钟脉冲同步,而其他的触发器的状态变化不与时钟脉冲同步。
3.时序设计的实质:
电路设计的难点在时序设计,时序设计的实质就是满足每一个触发器的建立/保持时间
的而要求。
4.建立时间与保持时间的概念?
建立时间:触发器在时钟上升沿到来之前,其数据输入端的数据必须保持不变的时间。
保持时间:触发器在时钟上升沿到来之后,其数据输入端的数据必须保持不变的时间。
5.为什么触发器要满足建立时间和保持时间?
因为触发器内部数据的形成是需要一定的时间的,如果不满足建立和保持时间,触发器
将进入亚稳态,进入亚稳态后触发器的输出将不稳定,在 0 和 1 之间变化,这时需要 经过一个恢复时间,其输出才能稳定,但稳定后的值并不一定是你的输入值。这就是为 什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本级 时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中,导致亚 稳态的传播。(比较容易理解的方式)换个方式理解:需要建立时间是因为触发器的 D 段像一个锁存器在接受数据,为了稳定的设置前级门的状态需要一段稳定时间;需要保 持时间是因为在时钟沿到来之后,触发器要通过反馈来所存状态,从后级门传到前级门 需要时间。
6.什么是亚稳态?为什么两级触发器可以防止亚稳态传播?
这也是一个异步电路同步化的问题,具体的可以参考《EDACN 技术月刊 20050401》。
亚稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。使用两级触发
器来使异步电路同步化的电路其实叫做“一步同位器”,他只能用来对一位异步信号进 行同步。两级触发器可防止亚稳态传播的原理:假设第一级触发器的输入不满足其建立 保持时间,它在第一个脉冲沿到来后输出的数据就为亚稳态,那么在下一个脉冲沿到来 之前,其输出的亚稳态数据在一段恢复时间后必须稳定下来,而且稳定的数据必须满足 第二级触发器的建立时间,如果都满足了,在下一个脉冲沿到来时,第二级触发器将不 会出现亚稳态,因为其输入端的数据满足其建立保持时间。同步器有效的条件:第一级 触发器进入亚稳态后的恢复时间 + 第二级触发器的建立时间 < = 时钟周期。更确切地 说,输入脉冲宽度必须大于同步时钟周期与第一级触发器所需的保持时间之和。最保险 的脉冲宽度是两倍同步时钟周期。 所以,这样的同步电路对于从较慢的时钟域来的异 步信号进入较快的时钟域比较有效,对于进入一个较慢的时钟域,则没有作用 。
7.系统最高速度计算(最快时钟频率)和流水线设计思想:
同步电路的速度是指同步系统时钟的速度,同步时钟愈快,电路处理数据的时间间隔越
短,电路在单位时间内处理的数据量就愈大。假设 Tco 是触发器的输入数据被时钟打 入到触发器到数据到达触发器输出端的延时时间;Tdelay 是组合逻辑的延时;Tsetup 是 D触发器的建立时间。假设数据已被时钟打入 D 触发器,那么数据到达第一个触发器 的Q输出端需要的延时时间是 Tco,经过组合逻辑的延时时间为 Tdelay,然后到达第二 个触发器的D端,要希望时钟能在第二个触发器再次被稳定地打入触发器,则时钟的延 迟必须大于 Tco+Tdelay+Tsetup,也就是说最小的时钟周期 Tmin =Tco+Tdelay+ Tsetup,即最快的时钟频率 Fmax=1/Tmin。FPGA 开发软件也是通过这种方法来计算系 统最高运行速度 Fmax。因为 Tco 和Tsetup 是由具体的器件工艺决定的,故设计电路 时只能改变组合逻辑的延迟时间 Tdelay,所以说缩短触发器间组合逻辑的延时时间是 提高同步电路速度的关键所在。由于一般同步电路都大于一级锁存,而要使电路稳定工 作,时钟周期必须满足最大延时要求。故只有缩短最长延时路径,才能提高电路的工作 频率。可以将较大的组合逻辑分解为较小的 N 块,通过适当的方法平均分配组合逻辑, 然后在中间插入触发器,并和原触发器使用相同的时钟,就可以避免在两个触发器之间 出现过大的延时,消除速度瓶颈,这样可以提高电路的工作频率。
这就是所谓"流水线"技术的基本设计思想,即原设计速度受限部分用一个时钟周期实 现,采用流水线技术插入触发器后,可用 N 个时钟周期实现,因此系统的工作速度可 以加快,吞吐量加大。注意,流水线设计会在原数据通路上加入延时,另外硬件面积也 会稍有增加。
8.时序约束的概念和基本策略?
时序约束主要包括周期约束,偏移约束,静态时序路径约束三种。通过附加时序约束可
以综合布线工具调整映射和布局布线,是设计达到时序要求。
附加时序约束的一般策略是先附加全局约束,然后对快速和慢速例外路径附加专门约
束。附加全局约束时,首先定义设计的所有时钟,对各时钟域内的同步元件进行分组, 对分组附加周期约束,然后对 FPGA/CPLD 输入输出 PAD附加偏移约束、对全组合逻辑 的PAD TOPAD 路径附加约束。附加专门约束时,首先约束分组之间的路径,然后约束 快、慢速例外路径和多周期路径,以及其他特殊路径。
9.附加约束的作用?
作用:
1:提高设计的工作频率(减少了逻辑和布线延时);
2:获得正确的时序分析报告;(静态时序分析工具以约束作为判断时序是否满足设计要 求的标准,因此要求设计者正确输入约束,以便静态时序分析工具可以正确的输出时序 报告)
3:指定 FPGA/CPLD 的电气标准和引脚位置。
10.FPGA 设计工程师努力的方向:
SOPC,高速串行 I/O,低功耗,可靠性,可测试性和设计验证流程的优化等方面。随
芯片工艺的提高,芯片容量、集成度都在增加,FPGA 设计也朝着高速、高度集成、 低功耗、高可靠性、高可测、可验证性发展。芯片可测、可验证,正在成为复杂设计所 必备的条件,尽量在上板之前查出 bug,将发现 bug 的时间提前,这也是一些公司花 大力气设计仿真平台的原因。另外随着单板功能的提高、成本的压力,低功耗也逐渐进 入 FPGA 设计者的考虑范围,完成相同的功能下,考虑如何能够使芯片的功耗最低, 据说 altera、xilinx 都在根据自己的芯片特点整理如何降低功耗的文档。高速串行 IO 的 应用,也丰富了 FPGA 的应用范围,象 xilinx 的 v2pro 中的高速链路也逐渐被应用。 总之,学无止境,当掌握一定概念、方法之后,就要开始考虑 FPGA 其它方面的问题 了。
11.对于多位的异步信号如何进行同步?
对以一位的异步信号可以使用“一位同步器进行同步”,而对于多位的异步信号,可以
采用如下方法:1:可以采用保持寄存器加握手信号的方法(多数据,控制,地址);2: 特殊的具体应用电路结构,根据应用的不同而不同 ;3:异步 FIFO。(最常用的缓存单 元是DPRAM)
12.FPGA 和 CPLD 的区别?
FPGA 是可编程 ASIC。
ASIC:专用集成电路,它是面向专门用途的电路,专门为一个用户设计和制造的。根据
一个用户的特定要求,能以低研制成本,短、交货周期供货的全定制,半定制集成电路。 与门阵列等其它 ASIC(Application Specific IC)相比,它们又具有设计开发周期短、设计制 造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点。
CPLD FPGA
内部结构 Product-term Look-up Table
程序存储 内部 EEPROM SRAM,外挂 EEPROM
资源类型 组合电路资源丰富 触发器资源丰富
集成度 低 高
使用场合 完成控制逻辑 能完成比较复杂的算法
速度 慢 快
13.锁存器(latch)和触发器(flip-flop)区别?
电平敏感的存储器件称为锁存器。可分为高电平锁存器和低电平锁存器,用于不同时钟
之间的信号同步。有交叉耦合的门构成的双稳态的存储原件称为触发器。分为上升沿触 发和下降沿触发。可以认为是两个不同电平敏感的锁存器串连而成。前一个锁存器决定 了触发器的建立时间,后一个锁存器则决定了保持时间。
14.FPGA 芯片内有哪两种存储器资源?
FPGA 芯片内有两种存储器资源:一种叫 block ram,另一种是由 LUT 配置成的内部存储
器(也就是分布式 ram)。Block ram 由一定数量固定大小的存储块构成的,使用 BLOCK RAM资源不占用额外的逻辑资源,并且速度快。但是使用的时候消耗的 BLOCK RAM 资 源是其块大小的整数倍。
15.什么是时钟抖动?
时钟抖动是指芯片的某一个给定点上时钟周期发生暂时性变化,也就是说时钟周期在不
同的周期上可能加长或缩短。它是一个平均值为 0 的平均变量。


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