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[经验] FPGA从并加载解决方案

7 天前  428 FPGA
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现场可编程门阵列(FPGA)作为专用集成电路(ASIC)领域的一种半定制电路,可以根据设计的需要灵活实现各种接口或者总线的输出,在设备端的通信产品中已得到越来越广泛的使用。
1 FPGA 常用配置方式

(1)边界扫描JTAG 方式。单板调试阶段常用JTAG 模式,该方式需要控制器,FPGA 等芯片JTAG 接口构成菊花链,且在该模式下,控制器其他功能不能使用。

(3)主从方式。该方式最主要的缺点是配套使用的FLASH](4)从并方式。即文章中探讨的FPGA 加载方案。
2]以Xilinx 公司Spartan - 6 系列FPGA 为例,与从并加载相关的管脚如表1 所示。
表1 从并加载管脚名称
由表1]
图1]3 基于CPLD 的FPGA 加载方案
3.1]在 设备端通信产品中,基于CPLD 的FPGA 从并加载框如图2 所示,配置数据存储在FLASH 中,且在加载数据之前,CPU 通过局部总线和双倍速内存(DDR)接口,将配置数据从FLASH 中搬移到DDR 颗粒;真正需要加载时,再通过DDR2 接口将配置数据搬移到CPU 的缓存中,DDR2接口速度很快,其时钟频率可以达到266 MHz,因此①、②两步加载时间可以忽略不计。
图2 基于CPLD 的FPGA 从并加载框
之]数据写入到CPLD 后,再通过接口④ ——CPLD 与FPGA 之间的从并接口,将数据加载到FPGA,从并接口是同步总线,加载时间受限于总线时钟CCLK 频率。
本方案的优点为:①]3.2 程序实现
CPLD]
程序实现流如图3 所示。
图3]FPGA 加载片选和写信号产生部分代码如下:
4 仿真及加载结果分析
基于modelsim]
CPLD]
FPGA]表2 是常用加载方式加载6SLX150T 型号FPGA 芯片数据所需时间比较。
表2 FPGA 加载时间对比
从上述分析可以得出结论,如果提高CPU]5 结束语
使用基于CPLD 的FPGA 从并加载方案,相对于其它几种加载方式,虽然加载管脚增多,但加载时间大大缩短,并且如果提高CPU 局部总线的写速度,加载速度有进一步提高空间,满足通信系统快速启动的要求,具有很高的实用价值。

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