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一种基于FPGA和DSP的高速数据采集设计方案介绍
130 FPGA DSP 数据采集 处理系统
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孙德玮,李石亮

(电子工程学院 安徽 合肥  230001)

1 引  言

数据采集与处理系统的设计是现代信号处理系统的基础,被广泛应用于雷达通信、图像处理、遥感遥测等领域。随着信息科学的高速发展,人们面临的信号处理任务越来越繁重,对数据采集处理系统的要求也越来越高。特别是在移动通信领域,基站手机的物理信道处理都是实时信号处理。实时信号处理系统要求具有处理大数据量和高速数据的能力,以保证系统的实时性。这就对数据采集与处理系统提出了新的更高的要求,即高速度、高精度和高实时性。

对数据采集与处理系统的设计,有以下3种方案可供选择:

(1)A/D+DSP方案

在传统的高速信号处理中,大多采用这种方案。将A/D、D/A芯片直接与DSP相连,由DSP来完成数字信号处理算法。目前主要的高端数字信号处理器ti公司的DSP和AD公司的ADSP。该方案的优点在于:设计简洁,所需芯片数量少。缺点是:在数据转换通道多的情况下,由于DSP对各个转换芯片的访问时间是分时进行的,因此DSP需要花大量的时间与各个芯片进行数据交换,相应地用于计算的时间大大减少,无法满足读入(或输出)数据的并行要求。   

(2)ASIC方案

专用集成电路(ASIC)构成的系统,其基本特征是功能固定、通常用于完成特定的算法。其缺点在于设计上受ASIC厂商设计思路限制,不具备可编程和可扩展性,并且设计周期长、成本高。

(3)A/D+DSP+FPGA方案

在DSP和A/D芯片间增加FPGA。FPGA是整个系统的时序控制中心和数据交换桥梁,而且能够实现对底层的信号快速预处理,在很多信号系统中,底层的信号预处理算法要处理的数据量大;对处理速度要求高,但算法结构相对简单,适于用FPGA进行硬件编程实现。其优点是:可实现多通道数据采集的并行处理;FPGA的设计全部用硬件描述语言来完成,便于修改调试;FPGA的外围电路出了配置芯片外,不需要附加任何外围电路,集成度高,可靠性强。

综合比较以上3种方案,在对wcdma数字基带接收机的设计中,采用了第三种方案,其结构框图如图1所示。



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2019-7-5 06:41:27   评论 分享淘帖 邀请回答
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2 器件选型

2.1 A/D采样芯片

由于射频模块输出的是I,Q两路正交基带信号,因此为保证I,Q两路采样时间相同,系统中使用单芯片双路A/D采样芯片。考虑到WCDMA基带信号带宽为5 MHz,根据低通采样定律可知,A/D采样芯片的采样频率不能低于10 MHz。综合以上考虑,选用了AD公司的双通道数模转换器AD9281作为系统的采样芯片。

采样芯片AD9281采用双通道设计,工作频率为28 MS/s,是目前市场上高性能的双通道8位ADC。AD9281具有以下特点:

(1)供电电压范围为2.7~5.5 v;

(2)对电源要求简单,系统中采用3.3 V供电;

(3)差分输入;
   
(4)低功耗,3 V供电情况下功耗仅为225 mW;

(5)单个8位数字输出,通过SELECT管脚的高低来选择是I通道输出还是Q通道输出。

2.2 DSP

在WCDMA移动通信系统中,为了能提供大容量和高质量的语音、可变速率数据、图像等业务,无线空中接口的传输速率在室内环境最高要达到2 Mb/s,在室外移动环境最高要达到384 kb/s。因此对其接收需要提供强大的处理能力。TI公司推出的TMS320C6416具有强大的处理能力,它的主频高达1 GHz,最高处理能力8 000 MIPS,常用于设计高性能的3G无线基站。在本设计中,采用该型号DSP。

TMS320C26416基于先进的Veloci TI第二代技术的高性能超长指令字(VLIW)架构,是高性能定点DSP,其代码与C6000 DSP平台兼容;它提供了64个通用32位寄存器、8个并行功能单元,每时钟周期能够计算4个16位乘法累加器(MAC);采用两级缓冲架构,第一级(L1)程序缓存和数据缓存各128 kb/s,第二级(L2)缓存共8 Mb/s,既可用作数据缓存又可用作程序缓存;具有功能强大的多种外设,包括3个多通道缓冲串行接口、1个8位的用于ATM的通用测试和操作接口、3个32位的通用目标定时器、1个HPI接口、1个PCI接口、1个拥有16个引脚的通用目标输入输出和两个无胶合外部存储器接口(64 b EMIFA和16 bEMIFB)。除此之外,TMS320C6416内部还集成了两个高性能的嵌入式处理器:Viterbi译码器和Turbo译码器。

2.3 FPGA

在FPGA的选型中,通过对算法所需资源的估算和充分考虑器件的性价比,考虑选用ALTERA的高端FPGA Stratix EP1S60。

Stratix EP1S60是ALTERA的高端FPGA。其资源如表1所示。



2.4 CPCI接口控制芯片

Compact PCI(Compact Peripheral Component Interconnect,CPCI),中文又称紧凑型PCI,是国际工业计算机制造者联合会(PCI Industrial Complner Manufacturers Group,PICMG)于1994提出来的一种总线接口标准,是以PCI电气规范为标准的高性能工业用总线。CPCI接口控制芯片市场上常见的有PLX,AMCC,Cypress等公司的产品。本设计中,采用PLX公司的PCI9050。

PCI9050为CPCI接口的应用板提供了一个简洁的高性能CPCI总线目标(从)接口。PCI9050包含了一个双向的FIFO,以便加速匹配32 b宽度、33 MHz的CPCI总线和局部总线的连接。

2019-7-5 11:07:02 评论

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3 硬件电路设计

3.1 前端调理电路

高速AD芯片的输入端采用差分输入,这种方式有以下优点:差分特性对来自电源和其他电路的外部共模噪声源具有抑制作用;能够抵消偶次谐波;每个差分输入所需电压摆幅仅为单端输入时的50%,可以降低对电源的要求。

由于模拟信号的输入是单端信号,因此AD前端必须设计专用的单端转差分电路来完成信号的输入。目前有两种方法可选:一是采用专用的单端转差分放大器,例如ADI公司的AD8138,AD8351等,这种方法的优点是输入信号的功率可以通过反馈电阻阻值进行灵活的调节,缺点是需要配置较多的外围电路,且模拟放大器有一定的通带范围,超出此范围的信号将受到抑制。第二种方法是采用变压器来实现单端转差分的功能,这种方法结构简单,通带范围很大,缺点是变压器对直流信号造成了断路。但考虑本系统,变压器是较理想的选择。选用Mini-Circuits公司的宽带变压器ADTl-1WT,其工作频带为0.4~800 MHz、配合简单的电阻网络及滤波电容就可以完成设计任务了。电路如图2所示。



3.2 A/D采样电路

利用AD9281作为采样芯片的采样电路,如图3所示,其中的SELECT,CLOCK信号由FPGA提供,其8位数据线直接连到FPGA的I/O口。



3.3 FPGA和DSP的接口电路

DSP通过EMIFA接口数据线、地址线、片选信号及其他接口控制信号与FPGA的IO连接,实现FPGA内部生产FIFO与DSP连接,该部分电路主要功能是将FPGA内部存储器映射到DSP地址空间,从而实现DSP对FPGA的直接高速数据交换,其接口电路如图4所示。另外将DSP外部中断信号及定时器信号接入FPGA,以灵活地实现FPGA与DSP的控制通信。



3.4 DSP与PCI9050的接口电路

DSP通过其主机并行接口(HPI)来实现DSP与主机器件间的连接。主机并行接口(HPI)是一个并行端口,主处理器通过它可以直接访问CPU存储空间,主机器件对接口具有主动控制权,这样就增加了访问的容易度。C64x系列DSP的HPI口共有32条数据线,10条控制线,其和PCI9050的具体连线如图5所示。通过适当的配置,C64x系列DSP的HPI口可以工作于HPI16模式(数据宽度为16 b)和HPI32模式(数据宽度为32 b)。本设计中,采用HPI32模式。



2019-7-5 11:07:09 评论

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4 FPGA设计及仿真

底层的信号预处理算法要处理的数据量大,对处理速度要求高,但算法结构简单,适用于FPGA进行硬件编程实现。FPGA不仅能够实现对底层的信号快速预处理,而且是整个系统的时序控制中心和数据交换的桥梁,是设计的核心和重点。在本系统中,FPGA主要实现以下几个功能:为系统提供时钟、底层信号预处理、对A/D和D/A的控制、与DSP的EMIF进行接口、为CPCI接口的实现提供时序逻辑和通信接口。FPGA的内部模块关系图如图6所示。




(1)时钟发生器为整个系统提供时钟。采用QuartusⅡ6.0自带的LPM模块库ALTPLL对输入时钟15.36 MHz(WCDMA码片速率3.84 MHz的4倍)进行分频,产生各子模块所需的时钟。

(2)底层预处理算法是系统得以实现的前提和基础,也占用了FPGA的大部分资源。底层预处理算法又可分为同步模块与相干解扩RAKE接收模块。同步模块实现定时同步、载波同步与路径搜索等功能,具体由扩频码时分数字匹配滤波器、小区搜索、路径搜索、抽头延迟线、码片跟踪、载波跟踪子模块组成;相干解扩RAKE接收是在同步完成后进行的信道估计、相关解扩与最大比多径合并,并将解扩合并后的数据按照预先定义好的格式送往信道译码单元(DSP内部实现)。

(3)经过底层预处理之后的数据送往FIFO和双口RAM,由DSP通过EMIFA口以EDMA的方式读取,然后进行信道译码。FIFO和双口RAM均采用QuartusⅡ6.0自带的LPM模块库。

(4)时序逻辑控制模块主要完成FIFO、双口RAM和EMIFA接口的时序匹配以及HPI口与PCI9050连接过程中所需的逻辑转换。

(5)为了保证采样数据的正确性和便于后续的处理,在采样芯片之后加上A/D控制器。通过A/D控制器实现数据的缓存和数据格式的转换,D/A控制器功能类似。

根据图6所示的模块关系,在QuartusⅡ6.0开发平台上,用VHDL语言实现了整个设计,并进行了功能仿真。部分仿真波形如图7,图8所示。

通过仿真图可以看出,满足RAM和FIFO的时序要求。上述结果已经应用到实际的系统中,并通过了实际环境的验证。



2019-7-5 11:07:15 评论

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5 结  语

本文提出了一种基于FPGA和DSP的高速数据采集设计方案。在详细介绍设计思想后,给出了具体的硬件连接和FPGA部分的设计及仿真。在对速度、精度和实时性要求比较高的系统设计中,其具有很强的可操作性和可借鉴性。
2019-7-5 11:07:17 评论

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