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[问答] 这可能是10位数据slave-fifo模式吗?
80 FPGA FIFO
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你好
我有工作奴隶FIFO在Studiin的例子与FPGA
但这只是8位数据,如下所述。
NET“CLK”LOC =“P11”;
NET“CLK”CcLogyTealPosixRoad=false;
NET“FLAGD”LOC= P15;
NET“FLAGA”LOC= P13;
NET“FADDR & lt;0 & gt;”LOC= P47;
NET“FADDR & lt;1 & gt;”LOC= P51;
NET“FDATA & lt;0 & gt;”LOC= P7;
NET“FDATA & lt;1 & gt;”LOC= P10;
NET“FDATA & lt;2 & gt;”LOC= P12;
NET“FDATA & lt;3 & gt;”LOC= P14;
NET“FDATA & lt;4 & gt;”LOC= P17;
NET“FDATA & lt;5 & gt;”LOC= P20;
NET“FDATA & lt;6 & gt;”LOC= P23;
NET“FDATA & lt;7 & gt;”LOC= P25;
NET“gtand & lt;0 & gt;”LOC= P137;
NET“gtand & lt;1 & gt;”LOC= P135;
NET“gtand & lt;2 & gt;”LOC= P132;
NET“gtand & lt;3 & gt;”LOC= P131;
NET“SLRD”LOC= P24;
网“SLOE”LOC= P40;
净“SLWR”LOC= P21;
那么,我能在FX2LP 56PIN芯片中扩展SLaveFIFO模式的数据位吗?

以上来自于百度翻译


     以下为原文
   hi
    i have working slave fifo in streamin example with fpga.
    but it's just only 8bit data like following that.
     
     
    NET "clk"  LOC = "P11" ;
    NET "clk" CLOCK_DEDICATED_ROUTE = FALSE;
     
    NET "flagd" LOC = P15;
    NET "flaga" LOC = P13;
    NET "faddr<0>" LOC = P47;
    NET "faddr<1>" LOC = P51;
    NET "fdata<0>" LOC = P7;
    NET "fdata<1>" LOC = P10;
    NET "fdata<2>" LOC = P12;
    NET "fdata<3>" LOC = P14;
    NET "fdata<4>" LOC = P17;
    NET "fdata<5>" LOC = P20;
    NET "fdata<6>" LOC = P23;
    NET "fdata<7>" LOC = P25;
    NET "gstate<0>" LOC = P137;
    NET "gstate<1>" LOC = P135;
    NET "gstate<2>" LOC = P132;
    NET "gstate<3>" LOC = P131;
    NET "slrd" LOC = P24;
    NET "sloe" LOC = P40;
    NET "slwr" LOC = P21;
     
    So can i expansion data bit in slavefifo mode in fx2lp 56pin chips ?
0
2019-5-21 12:35:49   评论 分享淘帖 邀请回答
1个回答
你好,
可以将从FIFO端点配置为8位或16位宽。如果您配置在16位模式,那么所有16行的数据将被采样。
不幸的是,10位宽不支持。
谢谢,
西基什纳。

以上来自于百度翻译


     以下为原文
  Hi,
    You can configure slave FIFO endpoint to 8-bit or 16-bit wide. If you configure in 16-bit mode then the data on all 16 lines will be sampled.
    unfortunatley, 10-bit wide is not supported..
    Thanks,
    sai kirshna.
2019-5-21 12:54:52 评论

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