发 帖  
正在众筹:FPGA软件无线电开发(全阶教程+开发板+实例)
[问答] 如何解决Xilinx rapidio ip核端口不能初始化问题?
309 Xilinx RapidIO API
分享
我用ise产生了rapidio的核,然后做功能仿真没有问题,我把自己的逻辑与核结合起来后做功能仿真,却发现端口不能初始化了,具体情况是port_initialized变成了不定值。求帮忙!!




0
2019-5-16 09:39:16   评论 分享淘帖 邀请回答
9个回答
请问一下,您是怎么把RapidIO Ip核放入新工程的?
是把example_design放到新工程,然后添加srio 5.6吗?
2019-5-16 09:39:52 评论

举报

1 新建工程
2 通过newsource添加srio v5.6
3 把example_design所有文件考到工程通过addsource添加,每个文件都要添加吗?
2019-5-16 09:40:49 评论

举报

是啊,只要保证example_design_top下的所有模块都能识别就可以了。
2019-5-16 09:40:58 评论

举报

srio_v5_6_top.v 是指这个吗
2019-5-16 09:41:17 评论

举报

rapidio是如何初始化的,是一上电后就检测K28.5吗?
2019-5-16 09:41:36 评论

举报

会自己初始化,然后握手
2019-5-16 09:41:45 评论

举报

我在用v5的板子,用的是SRIO V5.6协议,我看到UG503上说可以环回测试验证,然后我就在外部用SMA将TX和RX对接,但是这样,port_initialed拉低状态,难道不可以只使用一个核进行环回测试吗?必须要再加一个核吗?另外example_design的VIO必须给信号,才能实现读写吗,不是直接固化在程序里面吗?
另外,可以再一片FPGA上使用两个SRIO核吗,我的方案是想加一个CPS1848芯片,作为stwich交换,通信。但是在一个工程里例化两个SRIO时,时钟错误一直有,就是约束文件
2019-5-16 09:41:58 评论

举报

工程发上来。这么干巴巴的不知道你在说啥

撰写答案

你正在撰写答案

如果你是对答案或其他答案精选点评或询问,请使用“评论”功能。

高级模式
您需要登录后才可以回帖 登录 | 注册

我要提问
课程
    关闭

    站长推荐 上一条 /8 下一条

    快速回复 返回顶部 返回列表