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[问答] 请问对同一信号的多个并发分配用VHDL怎么写?
447 VHDL
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2019-5-16 08:27:57   评论 分享淘帖 邀请回答
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  1. library ieee;
  2. use ieee.std_logic_1164.all;
  3. use ieee.numeric_std.all;

  4. entity T13_ConcurrentProcsTb is
  5. end entity;

  6. architecture sim of T13_ConcurrentProcsTb is

  7.     signal Uns :  unsigned(5 downto 0) := (others => '0');
  8.     signal Mul1 : unsigned(7 downto 0);
  9.     signal Mul2 : unsigned(7 downto 0);
  10.     signal Mul3 : unsigned(7 downto 0);

  11. begin

  12.     process is
  13.     begin

  14.         Uns <= Uns + 1;

  15.         wait for 10 ns;
  16.     end process;

  17.     process is
  18.     begin

  19.         Mul1 <= Uns & "00";

  20.         wait on Uns;

  21.     end process;

  22.     process(Uns) is
  23.     begin

  24.         Mul2 <= Uns & "00";

  25.     end process;

  26.     Mul3 <= Uns & "00";

  27. end architecture;
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2019-5-16 10:01:17 评论

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