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[问答] VHDL syntax error at remind.vhd(194) near text "process"; expecting "if"错在哪
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2019-5-15 09:46:54   评论 分享淘帖 邀请回答
1个回答
先说下我是只会verilog的菜鸟。从语句上来看,你写少了什么东西,可能是符号,可能是if语句不完整,具体就得看你的程序了吧。
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2019-5-15 09:46:55 评论

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